半导体器件.pdf

本发明提供一种半导体器件。本发明的目的在于解决由于高密度封装而导致焊盘数量增加和由于焊盘密度增加而导致半导体器件的尺寸增加的问题。根据本发明的半导体器件，采用互连基板上的导体迹线将两个不邻近的焊盘互连。

1.  一种半导体器件，包括：
半导体芯片，所述半导体芯片包括多个焊盘和多个外部连接端子；以及
互连基板，所述互连基板包括将所述多个焊盘连接到所述外部连接端子的互连图案；
其中，通过所述互连图案将所述多个焊盘中的第一焊盘和与所述第一焊盘不相邻的第二焊盘互连。

2.  根据权利要求1所述的半导体器件，其中，所述多个焊盘在所述半导体芯片的中央以第一方向排列成行。

3.  根据权利要求2所述的半导体器件，其中，所述互连图案的主线平行于所述第一方向而延伸。

4.  根据权利要求3所述的半导体器件，其中，所述互连图案包括将所述第一焊盘连接到所述主线的支线。

5.  根据权利要求4所述的半导体器件，其中，所述支线来自所述主线并且经过所述多个焊盘中除了所述第一焊盘的一个焊盘上方，以连接到所述第一焊盘。

6.  根据权利要求1所述的半导体器件，其中，所述多个焊盘的数量大于所述外部连接端子的数量。

7.  根据权利要求1所述的半导体器件，其中，所述第一和第二焊盘的电势或信号相同。

8.  一种半导体器件，包括：
半导体芯片，所述半导体芯片包括多个焊盘；以及
互连基板，所述互连基板包括将所述半导体芯片连接到外部连接端子的互连图案；
其中，所述焊盘的第一焊盘、所述互连图案的第一分支、所述外部连接端子、所述互连图案的第二分支、以及所述焊盘的第二焊盘按照这个顺序布置在所述第一焊盘和所述第二焊盘之间。

9.  根据权利要求2所述的半导体器件，其中，所述多个焊盘排列成两行，并且所述主线位于所述焊盘的所述两行之间。

10.  根据权利要求9所述的半导体器件，其中，所述第一焊盘位于沿着所述主线的所述两行中的一行中，所述第二焊盘位于沿着所述主线的所述两行中的另一行中。

半导体器件
技术领域
本发明涉及一种包括在其上安装有半导体芯片的互连基板的半导体器件，尤其涉及一种有效地适用于包括中央焊盘型半导体芯片的半导体器件的技术。
背景技术
包含半导体器件的设备已经变得越来越多功能和强大。随着包含半导体器件的设备的功能的扩展，更高密度的半导体芯片已经成为一种需求。包含半导体器件的设备性能的改进要求提高半导体芯片的速度。
半导体芯片封装密度的增加导致封装引脚数量的增加。另外，技术上重要的是提高半导体芯片的速度以稳定到半导体芯片的电源。
一般而言，为半导体芯片稳定地供电的公知技术是进行电源分配。也就是说，提供多个电源焊盘，并且通过每一个焊盘来提供电源。
换句话说，封装密度和半导体芯片性能两者的提高导致了高引脚数。
需要一种能够进行高引脚数半导体芯片的安装的高密度封装技术。
日本专利申请特开第2002-270653号公开了一种用于提高在互连基板(插入层：interposer)上的互连密度的技术，其中，在所述互连基板上将安装半导体芯片。
然而，当进一步增加焊盘的数量或密度时，上述现有技术增加了互连基板和半导体芯片的尺寸。
发明内容
提供一种根据本发明的半导体器件，在其中采用互连基板通过单外部端子将两个不邻近的焊盘互连。
优选地，半导体芯片为中央焊盘型，并且连接到半导体芯片的互连基板上的迹线来(run)自互连基板，经过该半导体芯片的焊盘上方，连接到另一个焊盘。
根据本发明，由于通过采用上述的位于互连基板上的迹线将半导体芯片的焊盘互连，所以可以将外部连接端子的数量减到最少。
而且，由于根据本发明的技术不影响外部连接端子的布置，诸如外部连接端子的布置的设计的灵活性相对于现有技术得到提高。
另外，相对于采用芯片的内部导体的技术，该技术使得将被互连的焊盘具有低电阻。
为了使本发明的这些或其它目的、特征和优点更加明显，下面将参照附图详细描述本发明的实施例。
附图说明
图1是从连接端子一侧看去的，根据本发明的第一实施例的半导体器件的平面图；
图2是从芯片一侧看去的，根据本发明的第一实施例的半导体器件的平面图；
图3示出了芯片安装之前的根据本发明的第一实施例的互连图案。
图4示出了芯片安装之后的根据本发明的第一实施例的互连图案；
图5示出了本发明第一实施例的互连图案的一部分；
图6示出了根据本发明第一实施例的半导体器件的横截面；
图7示出了根据本发明第一实施例的半导体器件的横截面；
图8示出了根据本发明第一实施例的芯片的互连图案的一部分；
图9示出了根据本发明第二实施例的互连图案的一部分；以及
图10示出了根据本发明第二实施例的芯片的互连图案的一部分。
具体实施方式
图1-8示出了根据本发明的第一实施例的半导体器件。
图1是示出了在其上提供了外部连接端子(焊球)5的半导体器件的背面的平面图，图2是示出了在其上安装了半导体芯片3的、所看到的半导体器件的表面的平面图。
首先描述背面。外部连接端子5提供在基板1上。弹性元件2提供在半导体芯片3和基板1之间。开口4也提供在基板1上。开口4还提供在弹性元件2中。
图3示出了在半导体芯片安装之前的基板和位于基板上的互连图案6。互连图案包括邻近于开口4的主线61和穿过开口4的支线。一些支线在与主线不连接的末端具有连接区(land)51，用于与外部连接端子连接。位于芯片中央的支线没有连接区，并且互相连接。
图4示出了在未示出的半导体芯片安装之后的基板。在开口4中，大部分支线与的主线断开。将参照图5描述本实施例，其示出了图4中虚线框围着的区域A的细节。
在基板(未示出)上的迹线6的中央处的迹线为主线61。从主线分支，穿过开口4，并连接于连接区51的线为支线62，63。
在开口4中，支线连接到半导体芯片的焊盘71，72和73。为了将支线连接到焊盘，通过焊接工具(未示出)断开迹线，在半导体基板的开口中，支线与主线断开。因此，在本实施例中主线和焊盘不能从主线的一侧互连。
特别地，如图5所示，连接于焊盘71的支线与主线断开，并在主线的另一侧迂回(detour)。然后，支线63经过焊盘7上方，并回到主线61。随后，支线63通过迹线6并且通过连接区51和支线最终连接到焊盘72。上述的支线是图5中连接区51右边和左边的配线。
这样，使用基板上的主线、支线和迹线可以将芯片中作为公共电极的焊盘71和72互连。
为了阐明图5中支线、主线和半导体芯片之间的关系，下面将相对于沿图5中的线B-B’和C-C’截取的横截面来描述焊盘周围的半导体器件的横截面结构。
图6示出了沿图5中的线B-B’截取的横截面，即，在其中焊盘和支线互连的部分的横截面。半导体芯片3示于图5的底部。芯片3具有焊盘73。半导体芯片3安装在基板1上并且在主线61和迹线62上，弹性元件2位于它们之间，其中所述主线61和迹线62被图案化在基板1的表面上。
在主线61附近的开口4中，原本连接到主线61的迹线62与主线61断开，以将迹线62连接到焊盘73。
在其中焊盘和迹线互连的开口中填充密封绝缘材料9，诸如液态树脂。
图7示出了沿图5的线C-C’截取的横截面，即，在其中支线经过焊盘上方的部分的横截面。该结构基本上与图6的结构相同，因此将省略该结构的详细描述。焊盘7上方的迹线63没有断开而是直接连接到主线61。
图8示出了从半导体芯片3一侧看去的上述本实施例的区域A。
图8中的虚线和圆圈代表基板上的迹线。
焊盘71和72分别具有在芯片中的导体81和82。具体示出的导体81和82是内部电源线，其不是限制性的而是示意性的。它们可以是其它线，诸如公共信号线。
导体81和82为预定的电路块提供电势。为了稳定电源，导体81和82需要互连。因此，焊盘71和72通过主线61互连，而不使用上述的内部导体。
这样能减小芯片上的互连区域。芯片内部提供的导体的宽度和厚度是有限的。尤其是当在将来封装密度和芯片尺寸进一步增加时，增加的封装密度和芯片尺寸将不可避免地给芯片增加大的电阻。然而，通过使用基板上的导体迹线可以降低电阻。
现在将参照图9和10描述本发明的第二实施例。已经相对于开口4一侧的焊盘和迹线，描述了第一实施例。将相对于在其中焊盘和迹线提供在开口4的两侧的实施例来描述第二实施例。
从开始到通过基板上的迹线将焊盘71和72互连的步骤的处理与第一实施例的相同。然后，通过经过另一个焊盘74的上方的支线64，将主线61进一步连接到第二开口中的焊盘75。
即，与其间的主线61分离的半导体芯片的焊盘通过包括该主线的基板上的迹线而互连。在此，对于描述第二实施例来说是不必要的在第二开口一侧的焊盘和迹线，即，在图9中所示的主线61下方的焊盘和迹线被从图9中省略。
因此，以节省空间和低电阻的方式，图10中主线两侧的焊盘71，72，75以及它们的芯片内部的内部导体81，82，83能够通过基板上的迹线而互连。
显然，本发明不限于上述实施例，并且在不脱离本发明的技术原理的情况下，可以适当地作出各种变化和修改。例如，虽然以上以示例的方式给出了中央焊盘型半导体芯片，但是焊盘可以沿着两个或四个侧边设置。
尽管在此展示的是BGA(球栅阵列：Ball Grid Array)型外部连接端子，本发明还适用于LGA(栅格阵列封装：Land Grid Array)型和普通的引线框架型半导体器件。
另外，假如通过使用基板上的迹线而不是芯片中的内部导体来将不邻近的焊盘互连，则可以采用将不邻近的焊盘连接到基板上的迹线的任何方法。