具有双金属栅极的半导体器件以及制造方法.pdf

本发明涉及一种具有双金属栅极的半导体器件以及制造方法。一种半导体器件包括：半导体衬底；形成在所述衬底上的PFET，所述PFET包括设置在所述衬底上的SiGe层、设置在所述SiGe层上的高k电介质层、设置在所述高k电介质层上的第一金属层、设置在所述第一金属层上的第一中间层、设置在所述第一中间层上的第二金属层、设置在所述第二金属层上的第二中间层、以及设置在所述第二中间层上的第三金属层；形成在所述衬底上的NFET，所述NFET包括设置在所述衬底上的所述高k电介质层、设置在所述高k电介质层上的所述第二中间层、以及设置在所述第二中间层上的所述第三金属层。可选地，省去所述第一金属层。一种制造该器件的方法包括提供SiO2和α-Si层或dBARC层。

1.  一种半导体器件，包括：
PFET区域，其包括：
SiGe层，其设置在用于PFET的掺杂的衬底部分上，
高k电介质层，其设置在所述SiGe层上，
第一金属层，其设置在所述高k电介质层上，
第一中间层，其设置在所述第一金属层上，
第二金属层，其设置在所述第一中间层上，
第二中间层，其设置在所述第二金属层上；以及
第三金属层，其设置在所述第二中间层上；
NFET区域，其包括：
所述高k电介质层，其设置在用于NFET的掺杂的衬底部分上，
所述第二中间层，其设置在所述高k电介质层上；以及
所述第三金属层，其设置在所述第二中间层上。

2.  根据权利要求1的器件，所述高k电介质层为选自氧化铪(HfO₂)、氧化铝(Al₂O₃)、氧化镧(La₂O₃)、氧化铪硅(HfSiO_x)、氧氮化铪硅(HfSiON)、氧化锆(ZrO)、氧化锆硅(ZrSiO)、氧化钇(Y₂O₃)、氧化锶(SrO)、氧化锶钛(SrTiO)、及其混合物的电介质间隔材料。

3.  根据权利要求1的器件，所述第一中间层是选自Al和Al₂O₃的材料。

4.  根据权利要求1的器件，所述第一金属层基本上由TiN构成。

5.  根据权利要求1的器件，所述第二金属层基本上由TiN构成。

6.  根据权利要求1的器件，所述第二中间层是选自La和La₂O₃的材料。

7.  根据权利要求1的器件，所述第三金属层基本上由TiN构成。

8.  根据权利要求2的器件，所述高k电介质具有范围为约10埃到约35埃的基本均匀的厚度。

9.  根据权利要求3的器件，所述第一中间层具有范围为约3埃到约20埃的基本均匀的厚度。

10.  根据权利要求4的器件，所述第一金属层具有范围为约15埃到约100埃的基本均匀的厚度。

11.  根据权利要求6的器件，所述第二中间层具有范围为约3埃到约20埃的基本均匀的厚度。

12.  一种半导体器件，包括
设置在半导体衬底上的NFET区域和PFET区域，以及
设置在所述NFET与所述PFET之间的隔离区域；
其中所述PFET区域包括栅极叠层，所述栅极叠层包括：
设置在高k电介质层上的第一TiN层，
设置在所述TiN层上的包括铝的中间层，
第二TiN层，其设置在所述中间层上，以及
La₂O₃层，其设置在所述第二TiN层上。

13.  根据权利要求12的半导体器件，其中所述NFET包括设置在所述高k电介质层上的La₂O₃层。

14.  一种制造半导体器件的方法，包括以下步骤：
提供NFET区域和PFET区域，所述NFET区域和所述PFET区域包括：
衬底，其具有用于所述NFET和所述PFET的掺杂的衬底，
隔离区域，其位于所述衬底中，
SiGe层，其设置在邻近所述隔离区域的所述PFET中，
高k电介质层，其设置在所述SiGe层和所述衬底上，
第一金属层，其设置在所述高k电介质上，
第一中间层，其包括Al且设置在所述第一金属层上，
α-Si层，其设置在所述第二金属层上，以及
氧化物层，其设置在所述α-Si层上；
覆盖所述PFET区域；
从所述NFET区域去除所述氧化物层的一部分；
暴露所述PFET区域；
从所述NFET区域去除所述α-Si层的一部分；
从所述PFET区域去除所述氧化物层的剩余部分；
从所述NFET区域去除所述第二金属层、所述第一中间层以及所述第一金属层的部分；
从所述PFET区域去除剩余部分；
在所述PFET中的所述第二金属层上以及所述NFET中的所述高k电介质层上沉积包括La的第二中间层，从而形成中间结构，然后
在所述PFET区域和所述NFET区域中的所述第二中间层之上沉积第三金属层。

15.  一种半导体器件，包括：
PFET区域，其包括：
SiGe层，其设置在用于PFET的掺杂的衬底部分上，
高k电介质层，其设置在所述SiGe层上，
包括铝的第一中间层，其设置在所述高k电介质层上，
TiN层，其设置在所述中间层上，
包括镧的第二中间层，其设置在所述TiN层上；以及
另一TiN层，其设置在所述第二中间层上；
NFET区域，其包括：
所述高k电介质层，其设置在用于NFET的掺杂的衬底部分上，
所述第二中间层，其设置在所述高k电介质层上；以及
附加的TiN层，其设置在所述第二中间层上。

16.  一种制造半导体器件的方法，包括以下步骤：
提供NFET区域和PFET区域，所述PFET区域包括：设置在用于PFET的掺杂的半导体部分上的SiGe层；设置在所述SiGe层上的高k电介质层；设置在所述高k电介质层上的包括铝的中间层；设置在所述中间层上的包括钛的金属层；以及设置在所述金属层上的dBARC层。

具有双金属栅极的半导体器件以及制造方法
技术领域
本发明涉及半导体器件，更具体地，涉及具有双金属栅极结构的互补金属氧化物半导体(CMOS)器件及其制造方法。
背景技术
金属栅极和高k栅极电介质在先进CMOS器件中的引入要求双栅极电介质和双金属栅极的集成实现目标CMOS性能。然而，双电介质和双金属栅极的集成引入附加的光刻步骤和工艺复杂性，这使得制造成本增加。
然而，具有双功函数金属栅极的半导体晶体管的集成是困难的。例如，很难控制金属的功函数。
在同时具有PMOS和NMOS晶体管的半导体器件中有利地使用双功函数栅极。需要能够使PMOS和NMOS晶体管都最优操作的一些功函数。对于金属栅电极而言，最优功函数根据其是用于形成NMOS晶体管还是用于形成PMOS晶体管而不同。由于该原因，当使用同一材料来制造NMOS和PMOS晶体管的金属栅电极时，栅电极不会显示出对于两种类型的器件所希望的功函数。可以通过单独地由第一材料形成NMOS晶体管的金属栅电极且由第二材料形成PMOS晶体管的金属栅电极来解决该问题。第一材料可确保对于NMOS栅电极可接受的功函数，而第二材料可确保对于PMOS栅电极可接受的功函数。
图1是在其上并入有双金属栅极结构的常规CMOS晶体管的截面图。该CMOS晶体管包括典型地形成在n阱(未示出)中的PMOS晶体管区域10P和形成在p阱(未示出)中的NMOS晶体管区域10N。衬底1具有第一导电类型的第一阱和第二导电类型的第二阱。第一阱和第二阱通过衬底中的浅沟槽隔离(STI)13而彼此隔离，从而使PMOS晶体管区域10P与NMOS晶体管区域10N分隔。在PMOS晶体管区域10P和NMOS晶体管区域10N二者之上的半导体衬底1的表面上沉积栅极电介质15。如上面所建议的，CMOS晶体管还以第一金属栅极导体16a和第二金属栅极导体16b的形式并入有双金属栅极导体。在PMOS区域10P之上的栅极电介质15上沉积和形成第一金属栅极导体16a。在NMOS区域10N之上的栅极电介质16b上分隔地沉积和形成第二金属栅极导体16b。在第一和第二金属栅极导体16a和16b上沉积和形成多晶硅电极17。然而，用于形成这样的双金属栅极器件的已知工艺是复杂且昂贵的。
在例如美国专利No.6974764中也公开了用于制造具有金属栅电极的半导体器件的方法，在此通过参考并入其整个内容。该方法包括在衬底上形成电介质层以及在电介质层的第一部分上形成第一金属层，使得电介质层的第二部分暴露。在第一金属层和电介质层的第二部分上形成第二金属层之后，在第二金属层上形成掩蔽层。
同样参见Brask等人于2003年11月6日提交的名称为“Method ForMaking A Semiconductor Device Having A Metal Gate Electrode”的美国专利No.6974764、Gilmer等人于2003年3月27日提交的名称为“MethodFor Fabricating Dual-Metal Gate Device”的美国专利No.6972224B2以及Hsu等人于2008年4月9日提交的名称为“Semiconductor Devices WithDual-Metal Gate Structures And Fabrication Methods Thereof”的美国专利申请公开No.2008/01888044A1，在此通过参考并入其整个内容。
发明内容
因此，本发明旨在一种具有双金属栅极和高k栅极电介质的半导体器件，其是成本有效的且与CMOS加工技术兼容，并且允许通过利用具有希望的功函数的金属材料/层调制而提高NFET和PFET二者的性能。本发明还旨在制造该器件的方法。NFET区域包括La或La₂O₃，并且PFET区域还包括SiGe和Al或Al₂O₃以及La或La₂O₃。
附图说明
图1是具有双金属栅极结构的常规CMOS晶体管器件的侧截面示意图。
图2A-9是示出根据本发明的优选实施例制造具有双金属栅极结构的半导体器件的步骤的侧截面示意图(未按比例绘制)。
图2B、2C和2D示出步骤一的三个替代优选实施例的侧截面示意图(未按比例绘制)。
图10是根据本发明的半导体器件的特别优选实施例的侧截面示意图。
具体实施方式
本发明旨在一种半导体器件以及制造该器件的方法。
依次参考图2A-9示出了制造根据优选结构实施例的半导体器件(图9)的优选方法。本领域技术人员根据示例性的说明和附图可以很好地实现每一个步骤。由此，将仅仅详细描述对于实施本发明所必需的那些本发明的方面和特征。对于各种CMOS制造技术的描述，参见由S.M.SZE编写的VLSI Technology(McGraw-Hill，1988，ISBN 0-07-062735-5)。还参考先前通过参考并入的出版物。在图2A中示出了本发明的第一优选实施例的步骤。在图2B、2C和2D中分别示出了第二、第三和第四优选实施例的替代的步骤。
提供NFET区域100N和PFET区域100P，该NFET区域和PFET区域包括：具有为NFET和PFET掺杂的部分NFET、PFET的衬底100；位于衬底中的隔离区域101；设置在邻近隔离区域101的PFET中的SiGe层110；设置在SiGe层和衬底上的高k电介质层120；设置在高k电介质层120上的第一金属层130；设置在第一金属层上的包括Al的第一中间层140；设置在第二金属层上的α-Si层150；以及设置在α-Si层上的氧化物层160。
可选地，省去层130；参见图2C。在特别有用的另一可选实施例中，用dBARC层170替代层150和160，如图2B中所示。dBARC层(可显影的抗反射涂层)是商业可得的且包括例如有机涂层，该有机涂层具有抗反射特性且具有范围在约500埃到约1000埃的厚度。例如，参见图2C。然而，层170可以更薄或更厚。还参见由Doris等人于2005年12月28日提交的名称为“Metal Gate CMOS With At Least A Single Gate Metal，AndDual Gate Dielectrics”的美国专利No.7432567，在此通过参考并入其整个内容。在特别有用的第四优选实施例中，用dBARC层170替代层150和160，且省去层130；参见图2D。
衬底100指体硅、绝缘体上硅(SOI)或其他合适的衬底。例如，衬底100包括以常规方式掺杂有用于NMOS区域100N的p阱且掺杂有用于PMOS区域100P的n阱的单晶硅衬底100。如图所示，在NFET和PFET之间形成隔离区域101(例如STI)。
接下来，常规地蚀刻在PFET区域100P中的衬底100，并且常规地生长SiGe层110(例如，沟道层)。层110优选具有范围为约(±10)5nm到约15nm的基本均匀的厚度。Ge的量的范围为约10％到约50％，优选约20％到约40％。例如，通过CVD和ALD技术中的任何一种，在衬底100上设置(例如，生长)层110。例如，通过允许低的Vt，SiGe层有益于PMOS区域。
然后，以公知的方式分别在部分NFET、PFET以及层110中形成合适的源极和漏极区域。图2A-2D还示出了设置(例如，沉积)在SiGe层110和衬底部分NFET上的高k电介质层120。层120包括具有介电常数K＞1的材料。例如，高k电介质层为氧化铪(HfO₂)、氧化铝(Al₂O₃)、氧化镧(La₂O₃)、氧化铪硅(HfSiO_x)、氧氮化铪硅(HfSiON)、氧化锆(ZrO)、氧化钛(TiO₂)、氧化钽(Ta₂O₅)、氧化锆硅(ZrSiO)、氧化钇(Y₂O₃)、氧化锶(SrO)、或氧化锶钛(SrTiO)、或其混合物。本领域技术人员根据本公开将理解，用于每个层110-170的沉积技术包括以下任何合适的技术：CVD、LPCVD、PECVD、SACVD、HDPCVD、RTCVD、UHCCVD、LRPCVD、MOCVD、溅射沉积、离子束沉积、电子束沉积、激光辅助沉积、热氧化、热氮化、旋涂法、PVD、ALD、化学氧化、MBE、镀敷和/或蒸发。
在图2A中，在层120上沉积第一金属层130。层130为例如TiN、TaC、TaN或TaCN，且具有范围为约5埃到约100埃的基本均匀的厚度。优选TiN。在层130上沉积第一中间层140。层130防止材料140引入到层120中。可选地，省去层130；参见图2B。层140为例如Al或Al₂O₃。层140具有范围为约1埃到约20埃的基本均匀的厚度。在层140上沉积第二金属层135。第二金属层135为例如TiN、碳化钽、氮化钽或氮化钽碳。层135具有范围为约5埃到约100埃、优选10埃到约80埃的基本均匀的厚度。
在层135上沉积包括硅的层150。层150为例如α-Si，其具有范围为约(±10％)三(3)nm到约30nm的基本均匀的厚度。
在层150上沉积氧化物层160。层160为例如SiO₂，其具有范围为约10nm到约40nm、优选10nm到30nm的基本均匀的厚度。
可选地，省去层150、160，并用dBARC层170替代层150、160，其中dBARC层170包括有机涂层，该有机涂层具有抗反射特性且具有范围在约500埃到约1000埃的厚度；参见图2C。本领域技术人员根据本公开可很好地理解，dBARC层材料商业可得。
特别关注的实施例包括dBARC层170且省去金属层130；参见图2D。
然后，以任何常规方式用掩模(例如抗蚀剂)覆盖PFET和NFET区域100P和100N，并且然后去除掩模的位于NFET区域100N中的一部分以使氧化物层160暴露。
现在，如图3所示，通过例如合适的蚀刻(例如RIE)或合适的湿化学品去除层160的位于NFET区域中的一部分以使层150暴露。
通过合适的蚀刻(例如RIE)或合适的湿化学品去除层掩模(例如抗蚀剂)；参见图4。
如图5所示，从NFET区域100N去除层150(例如α-Si)的一部分以使层135暴露。例如，通过合适的湿法或干法蚀刻(分别例如NH₄OH、TMAH、或RIE)，去除层150。
在图6中，例如，通过利用例如HF的湿法蚀刻，去除层160(例如SiO₂)。
在图7中，通过合适的湿法蚀刻(例如过氧化物和氢氧化铵)，从NFET区域去除层135、140和130。
在图8中，通过例如NH₄OH从PFET区域去除层150(例如α-Si)以使金属层135暴露。
在图9中，在层120、135上沉积第二中间层170，然后在层170上沉积第三金属层180。层170为例如La或La₂O₃、IIA族或IIIB族元素的组合或其氧化物，并且，层180为例如TiN、TaN、TaC、TaCN，优选TiN。优选地，La层170具有范围为约1埃到约10埃的基本均匀的厚度。层180具有范围为约5埃到约100埃的基本均匀的厚度。
沉积硅层190(非晶或多晶)，根据工艺技术节点，其厚度为约200埃到1000埃，优选约300埃到约600埃。
图10示出当利用图2D的结构时根据本发明的最终叠层的实施例。
然后进行常规器件构图和处理(接触、过孔)，这不需进行进一步的讨论。
虽然关于其优选实施例具体示出和描述了本发明，但本领域的技术人员经理解，可以进行形式上和细节上的上述和其他改变而不脱离本发明的精神和范围。因此，本发明旨在不受限于所描述和所示例的具体形式和细节，而是落入所附权利要求的范围内。