制造半导体元件的方法与半导体元件 【技术领域】
本发明涉及一种制造半导体元件的方法，且特别涉及一种于高介电常数金属栅极技术中改善介电品质的方法。
背景技术
半导体集成电路工业已经历了快速成长。于集成电路材料与设计中的技术发展已产生集成电路世代，其中各世代相较于先前的世代具有更小与更复杂的电路。然而，这些发展已增加了加工与制造集成电路的复杂度，而为了能实现这些发展，需要于集成电路加工与制造中的相似发展。
于集成电路进展过程中，通常增加功能性密度(functional density)(即每芯片面积的内连线元件数目)而减少几何尺寸(geometry size)(即使用一制造工艺可产生的最小零件(或线))。通过增加生产效率与降低相关成本，此缩小尺寸工艺(scaling down process)通常提供了优势。此种缩小尺寸工艺也产生一相对高的功率耗散(power dissipation)值，而其可通过使用低功率耗散元件，例如互补式金属氧化物半导体(complementary metal-oxide semiconductor，CMOS)元件来应付。一般以栅极氧化物与多晶硅栅极电极来形成CMOS元件。随着结构尺寸持续下降，以高介电常数栅极介电层与金属栅极电极取代栅极氧化物与多晶硅栅极电极来改善元件性能已成为一需求。然而，当高介电常数/金属栅极结构整合于CMOS工艺流程中时，由于各种因素，例如材料不相容性、复杂的工艺与热预算(thermal budget)而产生了问题。例如，对于高介电常数栅极介电层的议题之一即为其较低的热稳定性。因此，于CMOS工艺流程的热工艺循环与周围环境中时，高介电常数栅极介电层的品质会改变，且因此会导致不佳的元件性能与可信赖度。
【发明内容】
本发明提供一种制造半导体元件的方法，包括：提供一半导体基底，其具有一第一区与一第二区；形成一高介电常数介电层于该半导体基底上；形成一第一盖层与一第二盖层于该高介电常数介电层上，该第一盖层覆盖该第一区而该第二盖层覆盖该第二区；形成一含硅层于该第一与第二盖层上；形成一金属层于该含硅层上；以及形成一第一栅极堆叠于该第一区上与一第二栅极堆叠于该第二区上，其中该第一栅极堆叠包括该高介电常数介电层、该第一盖层、该含硅层与该金属层，又其中该第二栅极堆叠包括该高介电常数介电层、该第二盖层、该含硅层与该金属层。
本发明提供另一种制造半导体元件的方法，包括：提供一半导体基底，其具有一第一区与一第二区；形成一高介电常数介电层于该半导体基底上；形成一第一盖层于该高介电常数介电层上；蚀刻覆盖该第二区的该第一盖层；执行一第一处理工艺，该第一处理工艺包括一等离子体工艺或一退火工艺；形成一金属层于覆盖该第一区的该第一盖层上且于覆盖该第二区的该高介电常数介电层上；以及形成一第一栅极堆叠于该第一区上与一第二栅极堆叠于该第二区上，其中该第一栅极堆叠包括该高介电常数介电层、该第一盖层与该金属层，又其中该第二栅极堆叠包括该高介电常数介电层与该金属层。
本发明还提供一种半导体装置，包括：一半导体基底，其具有一第一区与一第二区；以及一第一晶体管形成于该第一区中，该第一晶体管具有一第一栅极堆叠。该第一栅极堆叠包括：一界面层形成于该半导体基底上；一高介电常数介电层形成于该界面层上；一含硅层形成于该高介电常数介电层上，该含硅层的厚度小于5；以及一金属层形成于该含硅层上。
本发明的半导体元件的制造方法和半导体元件由于包括位于高介电常数介电层212与金属栅极层220间的硅(在高介电常数介电层沉积后，金属栅极层沉积前)，各种性能特征的尺寸依赖度可被减少。换句话说，对于包括临界电压、驱动电流、关电流的晶体管性能而言，具有较少的尺寸依赖度。
本发明公开的方法提供了一简单与有成本效益的方法以改善于CMOS工艺流程中的高介电常数介电质的介电品质。因此，于半导体工艺中可维持高介电常数栅极介电层的完整。可轻易将于此所公开的方法及元件与现行的CMOS技术工艺与半导体设备进行整合。更进一步而言，于此所公开的方法与元件减低了元件性能的尺寸依赖度(dimension dependence)，例如临界电压(threshold voltage)、驱动电流(drive current)、关电流(off current)。
为了让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。
【附图说明】
图1显示制造具有高介电常数介电层与金属栅极的半导体元件的方法流程图。
图2A至图2F显示根据图1的方法，一半导体元件于各制造阶段的剖面图。
图3显示制造具有高介电常数介电层与金属栅极的半导体元件的替代方法流程图。
图4A至图4E显示根据图3的方法，一半导体元件于各制造阶段的剖面图。
图5显示制造具有高介电常数介电层与金属栅极的半导体元件的另一替代方法流程图。
图6A至图6F显示根据图5的方法，一半导体元件于各制造阶段的剖面图。
图7显示制造具有高介电常数介电层与金属栅极的半导体元件的又另一替代方法流程图。
图8A至图8F显示根据图7的方法，一半导体元件于各制造阶段的剖面图。
图9显示制造具有高介电常数介电层与金属栅极的半导体元件的再另一替代方法流程图。
图10A至图10E显示根据图9的方法，一半导体元件于各制造阶段的剖面图。
并且，上述附图中的附图标记说明如下：
100～制造具有高介电常数介电层与金属栅极的半导体元件地方法
200、400、600、800、1000～半导体元件
110、120、130、140、150、160、310、320、330、340、350、360、510、520、530、540、550、560、570、750、760、770、780、910、920、930、940、950、960～步骤
300、500、700、900～制造具有高介电常数介电层与金属栅极的半导体元件的替代方法
202～半导体基底
204～隔离结构
206、208～有源区
210～界面层
212～高介电常数介电层
214、216、414、614、616、814、816、1014、1016～盖层
215、217、817～图案化光致抗蚀剂
218～含硅薄层
220～金属层
420、620、820～处理工艺
【具体实施方式】
参见图1，其根据本发明所公开，显示一制造具有高介电常数介电层与金属栅极的半导体元件的方法100流程图。参见图2A至2F，其显示根据图1的方法100，一半导体元件200于各制造阶段的剖面图。为了使本发明实施例更容易被了解，已将图2A至2F进行简化以分别强调一n型MOS(NMOS)元件与p型MOS(PMOS)元件的栅极结构。
方法100以步骤110起始，于其中可提供一半导体基底，其具有一第一区与一第二区。于图2A中，半导体元件200可包括一半导体基底202，例如一硅基底。或者基底202可包括硅锗、镓砷或其他适合的半导体材料。基底202可还包括其他结构，例如不同的掺杂区，如一p阱或n阱、一埋入层和/或一外延层。更进一步而言，基底202可为一绝缘层上半导体，例如绝缘层上硅(silicon on insulator，SOI)。在其他实施例中，半导体基底202可包括一掺杂外延层、一梯度半导体层(gradient semiconductor layer)，和/或可还包括一半导体层覆盖另一不同型的半导体层，例如一硅层于一硅锗层上。在其他实施例中，化合物半导体基底(compound semiconductor substrate)可包括一多层硅结构，或一硅基底可包括一多层化合物半导体结构。
半导体元件200可还包括一隔离结构204，例如一浅沟槽隔离结构(shallow trench isolation，STI)形成于基底202中以隔离于基底中的有源区206与208。隔离结构204可由氧化硅、氮化硅、氮氧化硅、掺氟的硅玻璃(fluoride-doped silicate glass，FSG)和/或本技术领域所熟知的低介电常数材料所形成。有源区206可设置为一NMOS晶体管元件，而有源区208可设置为一PMOS晶体管元件。
半导体元件200可还包括一界面层210形成于基底202上。界面层210可包括一氧化硅层，其厚度为约5-10。于方法100的步骤120中，一高介电常数介电层可形成于基底上。半导体元件200可还包括一高介电常数介电层212形成于界面层210上。可通过原子层沉积(atomic layer deposition，ALD)、化学气相沉积、物理气相沉积(或溅镀)或其他适合的技术来形成高介电常数介电层212。高介电常数介电层212的厚度为约10-30。高介电常数介电层212可包括氧化铪(HfO2)。或者，高介电常数介电层212可视需要而定包括其他高介电常数介电质，例如氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)与上述的组合。
于方法100的步骤130中，一第一盖层与一第二盖层可形成于高介电常数介电层上，第一盖层覆盖第一区，而第二盖层覆盖第二区。半导体元件200可还包括协调功函数(work function)(栅极电极)的盖层，以恰当地分别表现如一NMOS元件206与一PMOS元件208。例如，一盖层214，如氧化镧(LaOx)可形成于NMOS元件206侧中。或者，盖层214可视需要而定包括含Dy、Sc、Yb、Er或Gd的氧化物。盖层214的厚度为约3-20。
在图2B中，通过形成一图案化光致抗蚀剂215以保护于NMOS元件206侧中的盖层214，且之后执行一湿蚀刻或干蚀刻或干与湿蚀刻的组合工艺以移除未受保护的盖层214，可移除于PMOS元件208侧中的盖层214。例如，通过一光微影(photolithography)工艺来形成图案化光致抗蚀剂215。一示范的光微影工艺可包括光致抗蚀剂涂布、软烤(soft baking)、掩模对准(maskaligning)、曝光、曝后烤(post exposure baking)、显影光致抗蚀剂(developingphotoresist)与硬烤(hard baking)。也可通过其他适合的方法，例如无掩模微影(maskless photolithography)、电子束写入(electron-beam writing)、离子束写入(ion-beam writing)与分子拓印(molecular imprinting)来实施光微影曝光工艺。或者，可视需要而定使用一硬掩模来保护于NMOS元件206侧中的盖层214以取代光致抗蚀剂215。蚀刻工艺可使用稀释的盐酸溶液或硫酸或其他适合的蚀刻剂以移除盖层。于蚀刻工艺后，通过去光致抗蚀剂工艺(strippingprocess)或其他适合的工艺可移除图案化光致抗蚀剂215。
一盖层216，例如氧化铝可形成于PMOS元件208侧中。于图2C中，盖层216可形成于NMOS元件206侧中的盖层214上与PMOS元件208侧中的高介电常数介电层212上。盖层216的厚度为约3-20。通过形成一图案化光致抗蚀剂217以保护于PMOS元件208侧中的盖层216，且之后执行一湿蚀刻或干蚀刻或干与湿蚀刻的组合工艺以移除未受保护的盖层216，可移除在NMOS元件206侧中的盖层216。或者，可视需要而定，使用一硬掩模来保护于PMOS元件208侧中的盖层216以取代光致抗蚀剂217。于图2D中，通过去光致抗蚀剂工艺(stripping process)或其他适合的工艺可移除光致抗蚀剂217。因此，盖层216维持于PMOS元件208侧中。或者，盖层216可视需要而定包括一含钛氧化物。需注意的是，上述的高介电常数介电层212与盖层214、216仅为例子，也可使用其他结构。在一些实施例中，可省略盖层214、216。
于方法100的步骤140中，可形成一含硅层于高介电常数介电层与盖层上。于图2E中，半导体元件200可包括一含硅薄层218形成于高介电常数介电层212与盖层214、216上。含硅薄层218可包括一硅层。或者，含硅薄层218可视需要而定包括氧化硅。更进一步而言，含硅薄层218也可包括一富硅氧化硅(Si-rich silicon oxide)。可通过原子层沉积、物理气相沉积、in-situO2(原位O2)或其他氧化工艺可形成含硅薄层218。含硅薄层218的厚度小于约5。
于方法100的步骤150中，可形成一金属层于含硅层上。于图2F中，半导体元件200可还包括一金属层220形成于含硅层218上。金属层220可包括任何金属材料，其适合形成一金属栅极或其部分，包括功函数层、衬垫层、界面层、种晶层、粘合层、阻障层等。金属层220可包括各种金属，例如TiN、TiAlN、TaN、TaC、WN、Al或其他适合的金属。金属层220的厚度为约20-200。可通过各种沉积技术，例如化学气相沉积、物理气相沉积或溅镀、电镀或其他适合的技术来形成金属层220。
于方法100的步骤160中，可形成一第一栅极堆叠于第一区上与形成一第二栅极堆叠于第二区上。通过一适合的沉积工艺，半导体元件200可还包括一多晶硅(或多)层形成于金属层220上。多晶硅层的厚度为约400-800。半导体元件200可视需要而定包括一硬掩模层，例如氮化硅或氮氧化硅形成于多晶硅层上。硬掩模的厚度为约100-400。更进一步而言，半导体元件200可包括一抗反射涂层或一底部抗反射涂(bottom anti-reflective coating，BARC)层以加强图案化一光致抗蚀剂层的光微影工艺。
例如，一图案化光致抗蚀剂层可形成于硬掩模层上，其包括覆盖NMOS元件206侧的栅极图案与覆盖PMOS区域208侧的栅极图案。通过一干或湿蚀刻工艺，可使用栅极图案来将硬掩模层图案化。通过一干蚀刻工艺、湿蚀刻工艺或干与湿蚀刻的组合工艺，可使用一经图案化的硬掩模层来形成于NMOS元件206中的栅极堆叠与于PMOS区域208中的栅极堆叠。可以了解的是，半导体元件200可以一CMOS工艺流程继续以形成各种结构与构造，例如轻掺杂源/漏极区、于栅极堆叠上的侧壁间隙壁、源/漏极区、硅化结构、接触蚀刻终止层(contact etch stop layer，CESL)、层间介电层(inter-layerdielectric，ILD)、接触孔/穿孔(contact/vias)、内连线层、金属层、介电层、保护层等。
需注意的是，在接下来的CMOS工艺流程中，介于高介电常数介电层212与金属栅极层220间的含硅层218中的硅会扩散，以使硅出现于自高介电常数介电层212/金属栅极层220层介面的5中。由于包括位于高介电常数介电层212与金属栅极层220间的硅(在高介电常数介电层沉积后，金属栅极层沉积前)，各种性能特征(performance characteristic)的尺寸依赖度(dimension dependence)可被减少。换句话说，对于包括临界电压(thresholdvoltage)、驱动电流(drive current)、关电流(offcurrent)的晶体管性能而言，具有较少的尺寸依赖度。于上述实施例中，也可改善高介电常数介电层212的热稳定度，且因此可改善载子迁移率(carrier mobility)与可信赖度。此外，由于将含硅层218插入金属栅极层220之下，而具有可忽略的临界/电容(threshold/capacitance)改变。更进一步而言，虽然上述例子为于一栅极先工艺(gate first process)中制造，含硅层可被实施于一栅极后(gate last process)工艺与一混合工艺其包括一栅极先工艺与一栅极后工艺。
参见图3，其根据本发明所公开的不同样态，显示一制造具有高介电常数介电层与金属栅极的半导体元件的替代方法300流程图。参见图4A至图4F，其显示根据图3的方法300，一半导体元件400于各制造阶段的剖面图。为了使本发明实施例更容易被了解，已将图4A至图4F进行简化以分别强调一NMOS元件与PMOS元件的栅极结构。半导体元件400可相似于图2的半导体元件200。为了简化与清楚的目的，于图2与图4中的相似结构以相同的附图标记显示。
方法300以步骤310起始，于其中可提供一半导体基底，其具有一第一区与一第二区。于图4A中，半导体元件400可包括一半导体基底202，例如一硅基底。或者基底202可包括硅锗、镓砷或其他适合的半导体材料。基底202可还包括其他结构，例如不同的掺杂区，如一p阱或n阱、一埋入层和/或一外延层。更进一步而言，基底202可为一绝缘层上半导体，例如绝缘层上硅(silicon on insulator，SOI)。在其他实施例中，半导体基底202可包括一掺杂外延层、一梯度半导体层(gradient semiconductor layer)，和/或可还包括一半导体层覆盖另一不同型的半导体层，例如一硅层于一硅锗层上。在其他实施例中，化合物半导体基底(compound semiconductor substrate)可包括一多层硅结构，或一硅基底可包括一多层化合物半导体结构。
半导体元件400可还包括一隔离结构204，例如一浅沟槽隔离结构(shallow trench isolation，STI)形成于基底202中以隔离于基底中的有源区206与208。隔离结构204可由氧化硅、氮化硅、氮氧化硅、掺氟的硅玻璃(fluoride-doped silicate glass，FSG)和/或本技术领域所熟知的低介电常数材料所形成。有源区206可设置为一NMOS晶体管元件，而有源区208可设置为一PMOS晶体管元件。
半导体元件400可还包括一界面层210形成于基底202上。界面层210可包括一氧化硅层，其厚度为约5-10。于方法300的步骤320中，一高介电常数介电层可形成于基底上。半导体元件400可还包括一高介电常数介电层212形成于界面层210上。可通过原子层沉积(atomic layer deposition，ALD)、化学气相沉积、物理气相沉积或其他适合的技术来形成高介电常数介电层212。高介电常数介电层212的厚度为约10-30。高介电常数介电层212可包括氧化铪(HfO2)。或者，高介电常数介电层212可视需要而定包括其他高介电常数介电质，例如氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)与上述的组合。
于方法300的步骤330中，可形成一盖层于第一区中的高介电常数介电层上。半导体元件400可还包括一协调功函数(work function)(栅极电极)的盖层，以恰当地分别表现如一NMOS元件206与一PMOS元件208。例如，一盖层414，如氧化镧(LaOx)可形成于NMOS元件206中。或者，盖层414可视需要而定包括含Dy、Sc、Yb、Er或Gd的氧化物。盖层414的厚度为约3-20。在图4B中，通过一光微影工艺与一蚀刻工艺以移除于PMOS元件208中的盖层414，可将盖层414图案化。类似于前述，可形成一图案化光致抗蚀剂215于盖层414的部分上，且执行一蚀刻工艺以移除未受保护的盖层414。可以了解的是，通过一相似的工艺，一盖层，例如氧化铝或氧化钛形成于PMOS元件208中以取代NOMS元件206。在图4C中，通过去光致抗蚀剂工艺(stripping process)或其他适合的工艺可移除光致抗蚀剂215。因此，盖层414维持于NMOS元件206侧中。
于方法300的步骤340中，可执行一处理工艺。于图4D中，可执行一处理工艺420于经图案化盖层414上。处理工艺420可包括使用O3、He、NH3、H2或N2的等离子体工艺。等离子体工艺可包括下列工艺条件：总压为约1-5torr(较佳为2torr)，分压为约0.2-1torr(较佳为0.5torr)，时间为约1-10秒(较佳为5秒)，温度小于约400℃(较佳350℃)。或者，处理工艺420可视需要而定包括一低温(低于400℃)退火，其使用一包括H2O、O3、He、NH3、H2、N2或SiH4的气体。
于方法300的步骤350中，可形成一金属层于第一区中的盖层上与于第二区中的高介电常数介电层上。于图4C中，半导体元件400可还包括一金属层220形成于NMOS元件206侧中的盖层414上与于PMOS元件208侧中的高介电常数介电层212上。金属层220可包括任何金属材料，其适合形成一金属栅极或其部分，包括功函数层、衬垫层、界面层、种晶层、粘合层、阻障层等。金属层220可包括各种金属，例如TiN、TiAlN、TaN、TaC、WN、Al或其他适合的金属。金属层220的厚度为约20-200。可通过各种沉积技术，例如化学气相沉积、物理气相沉积或溅镀、电镀或其他适合的技术来形成金属层220。
于方法300的步骤360中，可形成一第一栅极堆叠于第一区中与可形成一第二栅极堆叠于第二区中。实施于步骤360的工艺与图1的步骤160中所讨论的工艺相似。之后，可以了解的是，半导体元件400可以一CMOS工艺流程继续以形成各种结构，例如轻掺杂源/漏极区、于栅极堆叠上的侧壁间隙壁、源/漏极区、硅化结构、接触蚀刻终止层(contact etch stop layer，CESL)、层间介电层(inter-layer dielectric，ILD)、接触孔/穿孔(contact/vias)、内连线层、金属层、介电层、保护层等。虽然上述例子为于一栅极先工艺(gate first process)中制造，含硅层可被实施于一栅极后(gate last process)工艺与一混合工艺其包括一栅极先工艺与一栅极后工艺。另外，需注意的是，在金属沉积前的处理工艺420(于步骤340中所讨论)可修复由于盖层414的图案化工艺所导致的损害。因此，各种性能特征(performance characteristic)的尺寸依赖度(dimension dependence)可被减少且栅极电容不会恶化。
参见图5，其根据本发明所公开的不同样态，显示一制造具有高介电常数介电层与金属栅极的半导体元件的另一替代方法500流程图。参见图6A至图6F，其显示根据图5的方法500，一半导体元件600于各制造阶段的剖面图。为了使本发明实施例更容易被了解，已将图6A至图6F进行简化以分别强调一NMOS元件与PMOS元件的栅极结构。半导体元件600可相似于图2的半导体元件200。因此，为了简化与清楚的目的，于图2与图6中的相似结构以相同的附图标记显示。
方法500以步骤510起始，于其中可提供一半导体基底，其具有一第一区与一第二区。于图6A中，半导体元件600可包括一半导体基底202，例如一硅基底。或者基底202可包括硅锗、镓砷或其他适合的半导体材料。基底202可还包括其他结构，例如不同的掺杂区，如一p阱或n阱、一埋入层和/或一外延层。更进一步而言，基底202可为一绝缘层上半导体，例如绝缘层上硅(silicon on insulator，SOI)。在其他实施例中，半导体基底202可包括一掺杂外延层、一梯度半导体层(gradient semiconductor layer)，和/或可还包括一半导体层覆盖另一不同型的半导体层，例如一硅层于一硅锗层上。在其他实施例中，化合物半导体基底(compound semiconductor substrate)可包括一多层硅结构，或一硅基底可包括一多层化合物半导体结构。
半导体元件600可还包括一隔离结构204，例如一浅沟槽隔离结构(shallow trench isolation，STI)形成于基底202中以隔离于基底中的有源区206与208。隔离结构204可由氧化硅、氮化硅、氮氧化硅、掺氟的硅玻璃(fluoride-doped silicate glass，FSG)和/或本技术领域所熟知的低介电常数材料所形成。有源区206可设置为一NMOS晶体管元件，而有源区208可设置为一PMOS晶体管元件。
半导体元件600可还包括一界面层210形成于基底202上。界面层210可包括一氧化硅层，其厚度为约5-10。于方法500的步骤520中，一高介电常数介电层可形成于基底上。半导体元件600可还包括一高介电常数介电层212形成于界面层210上。可通过原子层沉积(atomic layer deposition，ALD)、化学气相沉积、物理气相沉积或其他适合的技术来形成高介电常数介电层212。高介电常数介电层212的厚度为约10-30。高介电常数介电层212可包括氧化铪(HfO2)。或者，高介电常数介电层212可视需要而定包括其他高介电常数介电质，例如氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)与上述的组合。
于方法500的步骤530中，可形成一第一盖层于第一区中的高介电常数介电层上。半导体元件600可还包括一协调功函数(work function)(栅极电极)的盖层，以恰当地表现如一NMOS元件206。例如，一盖层614，如氧化镧(LaOx)可形成于NMOS元件206中。或者，盖层614可视需要而定包括含Dy、Sc、Yb、Er或Gd的氧化物。盖层614的厚度为约3-20。在图6B中，通过一光微影工艺与一蚀刻工艺以移除于PMOS元件208中的盖层614，可将盖层614图案化。类似于前述，例如可形成一图案化光致抗蚀剂215于盖层614的部分上，且执行一蚀刻工艺以移除未受保护的盖层614。在图6C中，通过去光致抗蚀剂工艺(stripping process)或其他适合的工艺可移除光致抗蚀剂215。因此，盖层614维持于NMOS元件206侧中。
于方法500的步骤540中，可执行一第一处理工艺。于图6D中，可执行一处理工艺620于经图案化的盖层614上。处理工艺620可包括使用O3、He、NH3、H2或N2的等离子体工艺。等离子体工艺可包括下列工艺条件：总压为约1-5torr(较佳为2torr)，分压为约0.2-1torr(较佳为0.5torr)，时间为约1-10秒(较佳为5秒)，温度小于约400℃(较佳350℃)。或者，处理工艺620可视需要而定包括一低温(低于400℃)退火，其使用一包括H2O、O3、He、NH3、H2、N2或SiH4的气体。
于方法500的步骤550中，可形成一第二盖层于第一区中的第一盖层上与于第二区中的高电常数介电层上。半导体元件600可还包括一协调功函数(work function)(栅极电极)的盖层616，以恰当地表现如一PMOS元件208。于图6E中，例如，一盖层616，如氧化铝可形成于PMOS元件208侧中的高介电常数介电层上与于NMOS元件206侧中的盖层614上。盖层616的厚度小于约10。需注意的是，于NMOS元件206侧中的盖层614与盖层616相较，是由较强的有效功函数协调材料所形成。其为，即使盖层616形成于NMOS元件206侧中的盖层614上，盖层614仍然可于NMOS元件206中协调有效功函数。更进一步而言，需注意的是，在金属沉积前的处理工艺620(于步骤540中所讨论)可修复由于盖层614的图案化工艺所导致的损害。因此，各种性能特征(performance characteristic)的尺寸依赖度(dimensiondependence)可被减少且栅极电容不会恶化。
于方法500的步骤560中，可形成一金属层于第二盖层上。于图6F中，一金属层220形成盖层616上。金属层220可包括任何金属材料，其适合形成一金属栅极或其部分，包括功函数层、衬垫层、界面层、种晶层、粘合层、阻障层等。金属层220可包括各种金属，例如TiN、TiAlN、TaN、TaC、WN、Al或其他适合的金属。金属层220的厚度为约20-200。可通过各种沉积技术，例如化学气相沉积、物理气相沉积或溅镀、电镀或其他适合的技术来形成金属层220。
于方法500的步骤570中，可形成一第一栅极堆叠于第一区中与可形成一第二栅极堆叠于第二区中。实施于步骤570的工艺与图1的步骤160中所讨论的工艺相似。之后，可以了解的是，半导体元件600可以一CMOS工艺流程继续以形成各种结构，例如轻掺杂源/漏极区、于栅极堆叠上的侧壁间隙壁、源/漏极区、硅化结构、接触蚀刻终止层(contact etch stop layer，CESL)、层间介电层(inter-layer dielectric，ILD)、接触孔/穿孔(contact/vias)、内连线层、金属层、介电层、保护层等。虽然上述例子为于一栅极先工艺(gate first process)中制造，方法500可被实施于一栅极后(gate last process)工艺与一混合工艺其包括一栅极先工艺与一栅极后工艺。
参见图7，其根据本发明所公开的不同样态，显示一制造具有高介电常数介电层与金属栅极的半导体元件的又另一替代方法700流程图。参见图8A至图8F，其显示根据图7的方法700，一半导体元件800于各制造阶段的剖面图。为了使本发明实施例更容易被了解，已将图8A至图8F进行简化以分别强调一NMOS元件与PMOS元件的栅极结构。方法700相似于图5的方法500，且半导体元件800相似于图6的半导体元件600。因此，为了简化与清楚的目的，于图5与图7中的相似步骤及于图6与图8中的相似结构以相同的附图标记显示。
方法700以步骤510起始，于其中可提供一半导体基底，其具有一第一区与一第二区。于图8A中，半导体元件800可包括一半导体基底202，例如一硅基底。或者基底202可包括硅锗、镓砷或其他适合的半导体材料。基底202可还包括其他结构，例如不同的掺杂区，如一p阱或n阱、一埋入层和/或一外延层。更进一步而言，基底202可为一绝缘层上半导体，例如绝缘层上硅(silicon on insulator，SOI)。在其他实施例中，半导体基底202可包括一掺杂外延层、一梯度半导体层(gradient semiconductor layer)，和/或可还包括一半导体层覆盖另一不同型的半导体层，例如一硅层于一硅锗层上。在其他实施例中，化合物半导体基底(compound semiconductor substrate)可包括一多层硅结构，或一硅基底可包括一多层化合物半导体结构。
半导体元件800可还包括一隔离结构204，例如一浅沟槽隔离结构(shallow trench isolation，STI)形成于基底202中以隔离于基底中的有源区206与208。隔离结构204可由氧化硅、氮化硅、氮氧化硅、掺氟的硅玻璃(fluoride-doped silicate glass，FSG)和/或本技术领域所熟知的低介电常数材料所形成。有源区206可设置为一NMOS晶体管元件，而有源区208可设置为一PMOS晶体管元件。
半导体元件800可还包括一界面层210形成于基底202上。界面层210可包括一氧化硅层，其厚度为约5-10。于方法700的步骤520中，一高介电常数介电层可形成于基底上。半导体元件800可还包括一高介电常数介电层212形成于界面层210上。可通过原子层沉积(atomic layer deposition，ALD)、化学气相沉积、物理气相沉积或其他适合的技术来形成高介电常数介电层212。高介电常数介电层212的厚度为约10-30。高介电常数介电层212可包括氧化铪(HfO2)。或者，高介电常数介电层212可视需要而定包括其他高介电常数介电质，例如氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)与上述的组合。
于方法700的步骤530中，可形成一第一盖层于第一区中的高介电常数介电层上。半导体元件800可还包括一协调功函数(work function)(栅极电极)的盖层，以恰当地表现如一NMOS元件206。例如，一盖层814，如氧化镧(LaOx)可形成于NMOS元件206中。或者，盖层814可视需要而定包括含Dy、Sc、Yb、Er或Gd的氧化物。盖层814的厚度为约3-20。在图8B中，通过一光微影工艺与一蚀刻工艺以移除于PMOS元件208中的盖层814，可将盖层814图案化。例如，类似于前述，可形成一图案化光致抗蚀剂215于盖层814的部分上，且执行一蚀刻工艺以移除未受保护的盖层814。可以了解的是，通过一相似的工艺，可于PMOS元件208中先形成一盖层，例如氧化铝或氧化钛，以取代NMOS元件。通过去光致抗蚀剂工艺(stripping process)或其他适合的工艺可移除光致抗蚀剂215。因此，盖层814维持于NMOS元件206侧中。
于方法700的步骤540中，可执行一第一处理工艺。第一处理工艺与于图6D中讨论的处理工艺620相似。如先前所讨论，处理工艺620可修复由于盖层814的图案化工艺所导致的损害。需注意的是，于一些实施例中，此第一处理工艺可被省略。
于上述方法的步骤750中，可形成一第二盖层于第二区中的高介电常数介电层上。一盖层816，例如氧化铝可形成于PMOS元件208侧中。于图8C中，盖层816可形成于NMOS元件206侧中的盖层814上且于PMOS元件208侧中的高介电常数介电层212上。盖层816的厚度为约3-20。通过形成一图案化光致抗蚀剂817以保护于PMOS元件208侧中的盖层816，且之后执行一湿蚀刻或干蚀刻或干与湿蚀刻的组合工艺以移除未受保护的盖层816，可移除在NMOS元件206侧中的盖层816。或者，可视需要而定使用一硬掩模来保护于PMOS元件208侧中的盖层816以取代光致抗蚀剂817。于图8D中，通过去光致抗蚀剂工艺(stripping process)或其他适合的工艺可移除光致抗蚀剂817。因此，盖层816维持于PMOS元件208侧中。或者，盖层816可视需要而定包括一含钛氧化物。需注意的是，上述的高介电常数介电层212与盖层814、816仅为例子，也可使用其他结构。
于方法700的步骤760中，可执行一第二处理工艺。于图8E中，处理工艺820可执行于盖层814、816上。处理工艺820可与于图6D中讨论的处理工艺620相似。
于方法700的步骤770中，可形成一金属层于第一区中的第一盖层上与于第二区中的第二盖层上。于图8F中，半导体元件800可还包括一金属层220形成于NMOS元件206侧中的盖层814上与于PMOS元件208侧中的盖层816上。金属层220可包括任何金属材料，其适合形成一金属栅极或其部分，包括功函数层、衬垫层、界面层、种晶层、粘合层、阻障层等。金属层220可包括各种金属，例如TiN、TiAlN、TaN、TaC、WN、Al或其他适合的金属。金属层220的厚度为约20-200。可通过各种沉积技术，例如化学气相沉积、物理气相沉积或溅镀、电镀或其他适合的技术来形成金属层220。
于方法700的步骤780中，可形成一第一栅极堆叠于第一区中与可形成一第二栅极堆叠于第二区中。实施于步骤780的工艺与图1的步骤160中所讨论的工艺相似。之后，可以了解的是，半导体元件800可以一CMOS工艺流程继续以形成各种结构，例如轻掺杂源/漏极区、于栅极堆叠上的侧壁间隙壁、源/漏极区、硅化结构、接触蚀刻终止层(contact etch stop layer，CESL)、层间介电层(inter-layer dielectric，ILD)、接触孔/穿孔(contact/vias)、内连线层、金属层、介电层、保护层等。虽然上述例子为于一栅极先工艺(gate first process)中制造，方法700可被实施于一栅极后(gate last process)工艺与一混合工艺其包括一栅极先工艺与一栅极后工艺。更进一步而言，需注意的是，在金属沉积前的处理工艺620与820(步骤540与760)可修复由于盖层814、816的图案化工艺所导致的损害。因此，各种性能特征(performance characteristic)的尺寸依赖度(dimension dependence)可被减少且栅极电容不会恶化。
参见图9，其根据本发明所公开的不同样态，显示一制造具有高介电常数介电层与金属栅极的半导体元件的再另一替代方法900流程图。参见图10A至图10E，其显示根据图9的方法900，一半导体元件1000于各制造阶段的剖面图。为了使本发明实施例更容易被了解，已将图10A至图10E进行简化以分别强调一NMOS元件与PMOS元件的栅极结构。半导体元件1000可相似于图2的半导体元件200。为了简化与清楚的目的，于图2与图10中的相似结构以相同的附图标记显示。
方法900以步骤910起始，于其中可提供一半导体基底，其具有一第一区与一第二区。于图10A中，半导体元件1000可包括一半导体基底202，例如一硅基底。或者基底202可包括硅锗、镓砷或其他适合的半导体材料。基底202可还包括其他结构，例如不同的掺杂区，如一p阱或n阱、一埋入层和/或一外延层。更进一步而言，基底202可为一绝缘层上半导体，例如绝缘层上硅(silicon on insulator，SOI)。在其他实施例中，半导体基底202可包括一掺杂外延层、一梯度半导体层(gradient semiconductor layer)，和/或可还包括一半导体层覆盖另一不同型的半导体层，例如一硅层于一硅锗层上。在其他实施例中，化合物半导体基底(compound semiconductor substrate)可包括一多层硅结构，或一硅基底可包括一多层化合物半导体结构。
半导体元件1000可还包括一隔离结构204，例如一浅沟槽隔离结构(shallow trench isolation，STI)形成于基底202中以隔离于基底中的有源区206与208。隔离结构204可由氧化硅、氮化硅、氮氧化硅、掺氟的硅玻璃(fluoride-doped silicate glass，FSG)和/或本技术领域所熟知的低介电常数材料所形成。有源区206可设置为一NMOS晶体管元件，而有源区208可设置为一PMOS晶体管元件。
半导体元件1000可还包括一界面层210形成于基底202上。界面层可包括一氧化硅层，其厚度为约5-10。于方法900的步骤920中，一高介电常数介电层可形成于基底上。半导体元件1000可还包括一高介电常数介电层212形成于界面层210上。可通过原子层沉积(atomic layer deposition，ALD)、化学气相沉积或其他适合的技术来形成高介电常数介电层212。高介电常数介电层212的厚度为约10-30。高介电常数介电层212可包括氧化铪(HfO2)。或者，高介电常数介电层212可视需要而定包括其他高介电常数介电质，例如氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)与上述的组合。
于方法900的步骤930中，可形成一第一盖层于第一区中的高介电常数介电层上。半导体元件1000可还包括一协调功函数(work function)(栅极电极)的盖层，以恰当地表现如一NMOS元件206。例如，一盖层1014，如氧化镧(LaOx)可形成于NMOS元件206中。或者，盖层1014可视需要而定包括含Dy、Sc、Yb、Er或Gd的氧化物。盖层1014的厚度为约3-20。在图10B中，通过一光微影工艺与一蚀刻工艺以移除于PMOS元件208中的盖层1014，可将盖层1014图案化。例如，类似于前述，可形成一图案化光致抗蚀剂215于盖层1014的部分上，且可执行一蚀刻工艺以移除未受保护的盖层1014。于图10C中，通过去光致抗蚀剂工艺(stripping process)或其他适合的工艺可移除光致抗蚀剂215。因此，盖层1014维持于NMOS元件206侧中。
于方法900的步骤940中，可形成一第二盖层于第一区中的第一盖层上与在第二区中的高介电常数介电层上。于图10D中，半导体元件1000可还包括一协调功函数(work function)(栅极电极)的盖层，以恰当地表现如一PMOS元件208。例如一盖层1016，如氧化铝可形成于PMOS元件208侧中的高介电材料层212上与NMOS元件206侧中的盖层1014上。或者，盖层1016可视需要而定包括一含钛氧化物。盖层1016的厚度小于约10。需注意的是，于此实施例中不将盖层1016图案化。
于方法900的步骤950中，可形成一金属层于第二盖层上。于图10E中，半导体元件1000可还包括一金属层220形成于NMOS元件206侧中与PMOS元件208侧中的盖层1016上。金属层220可包括任何金属材料，其适合形成一金属栅极或其部分，包括功函数层、衬垫层、界面层、种晶层、粘合层、阻障层等。金属层220可包括各种金属，例如TiN、TiAlN、TaN、TaC、WN、Al或其他适合的金属。金属层220的厚度为约20-200。可通过各种沉积技术，例如化学气相沉积、物理气相沉积(或溅镀)、电镀或其他适合的技术来形成金属层220。
于方法900的步骤960中，可形成一第一栅极堆叠于第一区中与可形成一第二栅极堆叠于第二区中。实施于步骤960的工艺与图1的步骤160中所讨论的工艺相似。之后，可以了解的是，半导体元件1000可以一CMOS工艺流程继续以形成各种结构，例如轻掺杂源/漏极区、于栅极堆叠上的侧壁间隙壁、源/漏极区、硅化结构、接触蚀刻终止层(contact etch stop layer，CESL)、层间介电层(inter-layer dielectric，ILD)、接触孔/穿孔(contact/vias)、内连线层、金属层、介电层、保护层等。虽然上述例子为于一栅极先工艺(gate first process)中制造，方法900可被实施于一栅极后(gate last process)工艺与一混合工艺其包括一栅极先工艺与一栅极后工艺。更进一步而言，需注意的是，于NMOS元件206侧中的盖层1014与盖层1016相较，是由较强的有效功函数协调材料所形成。其为，即使盖层1016形成于NMOS元件206侧中，盖层1014仍然可于NMOS元件206中协调有效功函数。更进一步而言，盖层1016可于PMOS元件208中协调有效功函数。另外，由于少了一个图案化/蚀刻工艺(即少了一光掩模)，降低了制造成本。此外，无Tinv增加而可改善栅极漏电流与可信赖度。更进一步而言，各种性能特征(performance characteristic)的尺寸依赖度(dimension dependence)可被减少且栅极电容不会恶化。
本发明于此所公开的各种实施例中达到不同的优点。例如，本发明公开的方法提供了一简单与有成本效益的方法以改善于CMOS工艺流程中的高介电常数介电质的介电品质。因此，于半导体工艺中可维持高介电常数栅极介电层的完整。可轻易将于此所公开的方法及元件与现行的CMOS技术工艺与半导体设备进行整合。更进一步而言，于此所公开的方法与元件减低了元件性能的尺寸依赖度(dimension dependence)，例如临界电压(thresholdvoltage)、驱动电流(drive current)、关电流(off current)。
在图1与图9的图案化工艺之后可执行图3、图5与图7的处理工艺。另外，图4、图6、图8与图10的半导体元件400、600、800与1000可分别包含含硅层。此外，与此所公开的实施例可被实施于一栅极先工艺、一栅极后(gate last process)工艺与一混合工艺其包括一栅极先工艺与一栅极后工艺。
虽然本发明已以较佳实施例公开如上，然而其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。