一种通用型LDPC译码器.pdf

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1、10申请公布号CN101977063A43申请公布日20110216CN101977063ACN101977063A21申请号201010532675222申请日20101101H03M13/1120060171申请人西安空间无线电技术研究所地址710100陕西省西安市长安区西街150号72发明人杨磊龚险峰李雄飞惠腾飞赵雨侴胜男74专利代理机构中国航天科技专利中心11009代理人安丽54发明名称一种通用型LDPC译码器57摘要一种通用型LDPC译码器，包括调度模块、输入模块、译码模块和输出模块。输入模块、译码模块和输出模块采用状态机的方式在调度模块的控制下进行独立工作，其中，译码模块具有通用型。

2、硬件设计，可对不同长度的LDPC码进行译码。51INTCL19中华人民共和国国家知识产权局12发明专利申请权利要求书2页说明书8页附图3页CN101977068A1/2页21一种通用型LDPC译码器，包括调度模块、接收模块、译码模块和发送模块，接收模块接收LDPC编码数据并将编码数据逐段输出到译码模块；译码模块对接收模块输入的编码数据进行译码，并将译码数据输出给发送模块；发送模块将译码模块分段输出的译码数据排序后组成信息数据输出，其特征在于所述的调度模块与以握手命令的方式采用状态机实现对接收模块、译码模块和发送模块的交互控制；所述的译码模块可对通用长度的LDPC编码数据进行译码，译码模块包括校。

3、验节点处理模块CNPMI，I0N1，N为校验矩阵原模图的行数、变量节点处理模块VNPMJ，J0M1，M为校验矩阵原模图的列数、输入数据存储器YJ、输出数据存储器DJ、迭代计算存储器RIJ和QIJ；VNPMJ具有I1个从0到I编号的输入端和I个从0到I1编号的输出端，VNPMJ的编号为I的输入端与YJ的输出端相连，VNPMJ的编号从0到I1的输入端按编号与RIJ的输出端对应相连，VNPMJ的编号从0到I1的输出端按编号与QIJ的输入端对应相连；接收到数据接收指令后，VNPMJ将YJ缓存输入的编码数据段复制I次，并保存编码数据段后，再从I个输出端同时输出到相连的QIJ中；接收到开始译码指令后，译码。

4、模块进入迭代译码过程，VNPMJ将每次从I1个输入端输入的数据与修正因子相乘，再与保存的编码数据段相加后保存所得结果；再将结果从I个输出端同时输出，并写入到对应的QIJ；其中作为加数的I1个输入端不包括与VNPMJ编号J相同的输入端所输入的数据；CNPMI具有J个从0到J1编号的输入端与J个0到J1编号的输出端；CNPMI的J个输入端按编号与QIJ的输出端对应相连，CNPMI的J个输出端按编号与RIJ的输入端对应相连；CNPMI将每次从J个输入端输入的数据中绝对值最小与次小的数据选出；从与输入最小绝对值数据的输入端编号相同的输出端输出绝对值次小的数据，从其它J1个输出端输出绝对值最小的数据；C。

5、NPMI将J个输出端口输出的数据写入到对应的RQJ；在迭代译码过程中，CNPMI和VNPMJ依次迭代进行工作，并分别接收从QIJ和RIJ输出的数据，QIJ和RIJ在输出数据时，按照预先规定的读取地址循环读取上次迭代时分别由VNPMJ和CNPMI写入的数据；下标相同的QIJ和RIJ为一组对应于校验矩阵原模图每行中的每个元素节点，一组QJQ和RJQ具有相同的读取地址和末尾地址，所述的读取地址等于与QJQ和RJQ对应的元素节点扩展后子矩阵的偏移量；所述的末尾地址等于与QJQ和RJQ对应的元素节点扩展后子矩阵的秩；所述读取地址和末尾地址需要再译码前根据码长进行配置；接收到结束译码指令后，VNPMJ将编。

6、号从0到I1的输入端输入的数据与保存的编码数据段求和后进行硬判决后从1个输出端输出到DJ，并由DJ按编号顺序将译码数据输出。2根据权利要求1所述的一种通用型LDPC译码器，其特征在于所述的译码模块还可设计为包括校验节点处理模块CNPMI，I0N1，N为校验矩阵原模图的行数、变量节点处理模块VNPMJ，J0M1，M为校验矩阵原模图的列数、输入数据存储器YJ、输出数据存储器DJ、迭代计算存储器RQJ和QQJ，Q0K1，K为校验矩阵原模图每列中校验节点的个数；VNPMJ具有K1个从0到K编号的输入端和K个从0到K1编号的输出端，VNPMJ的编号为K的输入端与YJ的输出端相连，VNPMJ的编号从0到K。

7、1的输入端按编号与RQJ的输出权利要求书CN101977063ACN101977068A2/2页3端对应相连，VNPMJ的编号从0到K1的输出端按编号与QQJ的输入端对应相连；接收到数据接收指令后，VNPMJ将YJ缓存输入的编码数据段复制K次，并保存编码数据段后，再从K个输出端同时输出；接收到开始译码指令后，译码模块进入迭代译码过程，VNPMJ将每次从K1个输入端输入的数据与修正因子相乘，再与保存的编码数据段相加后保存；将结果从K个输出端同时输出，并写入到对应的QQJ；其中作为加数的K1个输入端不包括与VNPMJ编号J相同的输入端所输入的数据；CNPMI具有I个从0到I1编号的输入端与I个0到。

8、I1编号的输出端，所述的I为校验矩阵原模图每行中变量节点的个数；CNPMI的I个输入端与QQJ的输出端，按校验矩阵原模图第I行中变量节点的位置对应相连，CNPMI的I个输出端与RQJ的输入端，按校验矩阵原模图I行中变量节点的位置对应相连；CNPMI将每次从I个输入端输入的数据中绝对值最小与次小的数据选出；从输入最小绝对值数据的输入端编号相同的输出端输出绝对值次小的数据，从其它I1个输出端输出绝对值最小的数据；CNPMI将I个输出端口输出的数据写入到对应的RQJ；在迭代译码过程中，CNPMI和VNPMJ依次迭代进行工作，并分别接收从QJQ和RJQ输出的数据，QJQ和RJQ在输出数据时，按照预先规。

9、定的读取地址循环读取上次迭代写入的数据；下标相同QJQ和RJQ为一组并按列对应于校验矩阵原模图每行中的校验节点，一组QJQ和RJQ具有相同的读取地址，所述的读取地址等于与QJQ和RJQ对应的校验节点扩展后子矩阵的偏移量；接收到结束译码指令后，VNPMJ将编号从0到K1的输入端输入的数据与保存的编码数据段求和后进行硬判决后从1个输出端输出到DJ，并由DJ按编号顺序将译码数据输出。3根据权利要求1所述的一种通用型LDPC译码器，其特征在于所述的通用长度为校验矩阵原模图每行变量节点个数的整数倍。4根据权利要求1所述的一种通用型LDPC译码器，其特征在于所述的修正因子取值在01间。5根据权利要求1或4。

10、所述的一种通用型LDPC译码器，其特征在于所述的修正因子取值08125。权利要求书CN101977063ACN101977068A1/8页4一种通用型LDPC译码器技术领域0001本发明涉及一种LDPC码译码器，特别涉及具有通用性的LDPC译码器，属于译码技术领域。背景技术0002随着深空通信、移动卫星通信等技术的不断发展，低信噪比通信成为通信技术发展的一个重要方向。为了能够可靠的进行通信，高增益的信道编码成为低信噪比通信系统不可或缺的一部分，在迄今为止所发明和应用的纠错编码技术中，只有TURBO码和LDPC码具有接近香农极限的性能。与TURBO码相比，LDPC码在运算速度、译码门限和错误平层。

11、方面都具有明显的优势，成为当前信道编码领域的研究热点。欧洲数字电视广播组织DVB已经宣布在其下一代卫星数字电视标准DVBS2中放弃TURBO码而采用LDPC码作为前向纠错的编码方案。而下一代蜂窝移动通信，宽带卫星通信，无线个人区域网80215，无线移动宽带接入网80220以及其它诸如数据存储介质设备访问和有线调制解调器CABLEMODEM、数字用户线DSL等通信系统也正在考虑将其作为信道编码规范。0003LDPCLOWDENSITYPARITYCHECKCODE码是一种线性分组码，它的校验矩阵是一个非常稀疏的矩阵，矩阵中的非零元素的数量相对于行列长度来说很少。如果校验矩阵的每一列或行都有相同的。

12、重量称这种LDPC码是规则的，否则称为不规则LDPC码。由于非规则LDPC码的校验矩阵中元素1的位置基本没有规律可循，导致编码复杂度高，实现难度比较大。而规则LDPC码，特别是准循环规则LDPC码可以采用简单的移位寄存器完成编码，硬件复杂度大大降低。0004现有的LDPC码译码器基本上都不具备通用性，一种码长对应一种译码器，变化码长后需要重新设计译码器，大大增加了研发时间和研发成本。对于星上使用的LDPC译码器，由于工作环境特殊，必须要有一种通用型的LDPC译码器来兼容不同的通信系统协议，因此LDPC码译码器的通用性在星上环境尤为关键。发明内容0005本发明的技术解决问题是克服现有技术的不足，。

13、提供了一种通用型LDPC译码器。采用本发明解决了对不同码长LDPC码译码器不兼容的问题，以通用型译码结构实现了对不同长度LDPC码的译码。0006本发明的技术解决方案是0007一种通用型LDPC译码器，包括调度模块、接收模块、译码模块和发送模块，接收模块接收LDPC编码数据并将编码数据逐段输出到译码模块；译码模块对接收模块输入的编码数据进行译码，并将译码数据输出给发送模块；发送模块将译码模块分段输出的译码数据排序后组成信息数据输出，其特征在于所述的调度模块与以握手命令的方式采用状态机实现对接收模块、译码模块和发送模块的交互控制；0008所述的译码模块可对通用长度的LDPC编码数据进行译码，译码。

14、模块包括校验节说明书CN101977063ACN101977068A2/8页5点处理模块CNPMI，I0N1，N为校验矩阵原模图的行数、变量节点处理模块VNPMJ，J0M1，M为校验矩阵原模图的列数、输入数据存储器YJ、输出数据存储器DJ、迭代计算存储器RIJ和QIJ；0009VNPMJ具有I1个从0到I编号的输入端和I个从0到I1编号的输出端，VNPMJ的编号为I的输入端与YJ的输出端相连，VNPMJ的编号从0到I1的输入端按编号与RIJ的输出端对应相连，VNPMJ的编号从0到I1的输出端按编号与QIJ的输入端对应相连；0010接收到数据接收指令后，VNPMJ将YJ缓存输入的编码数据段复制I。

15、次，并保存编码数据段后，再从I个输出端同时输出到相连的QIJ中；0011接收到开始译码指令后，译码模块进入迭代译码过程，VNPMJ将每次从I1个输入端输入的数据与修正因子相乘，再与保存的编码数据段相加后保存所得结果；再将结果从I个输出端同时输出，并写入到对应的QIJ；其中作为加数的I1个输入端不包括与VNPMJ编号J相同的输入端所输入的数据；0012CNPMI具有J个从0到J1编号的输入端与J个0到J1编号的输出端；CNPMI的J个输入端按编号与QIJ的输出端对应相连，CNPMI的J个输出端按编号与RIJ的输入端对应相连；0013CNPMI将每次从J个输入端输入的数据中绝对值最小与次小的数据选。

16、出；从与输入最小绝对值数据的输入端编号相同的输出端输出绝对值次小的数据，从其它J1个输出端输出绝对值最小的数据；CNPMI将J个输出端口输出的数据写入到对应的RQJ；0014在迭代译码过程中，CNPMI和VNPMJ依次迭代进行工作，并分别接收从QIJ和RIJ输出的数据，QIJ和RIJ在输出数据时，按照预先规定的读取地址循环读取上次迭代时分别由VNPMJ和CNPMI写入的数据；下标相同的QIJ和RIJ为一组对应于校验矩阵原模图每行中的每个元素节点，一组QJQ和RJQ具有相同的读取地址和末尾地址，所述的读取地址等于与QJQ和RJQ对应的元素节点扩展后子矩阵的偏移量；所述的末尾地址等于与QJQ和RJ。

17、Q对应的元素节点扩展后子矩阵的秩；所述读取地址和末尾地址需要再译码前根据码长进行配置；0015接收到结束译码指令后，VNPMJ将编号从0到I1的输入端输入的数据与保存的编码数据段求和后进行硬判决后从1个输出端输出到DJ，并由DJ按编号顺序将译码数据输出。0016所述的译码模块还可设计为包括校验节点处理模块CNPMI，I0N1，N为校验矩阵原模图的行数、变量节点处理模块VNPMJ，J0M1，M为校验矩阵原模图的列数、输入数据存储器YJ、输出数据存储器DJ、迭代计算存储器RQJ和QQJ，Q0K1，K为校验矩阵原模图每列中校验节点的个数；0017VNPMJ具有K1个从0到K编号的输入端和K个从0到K。

18、1编号的输出端，VNPMJ的编号为K的输入端与YJ的输出端相连，VNPMJ的编号从0到K1的输入端按编号与RQJ的输出端对应相连，VNPMJ的编号从0到K1的输出端按编号与QQJ的输入端对应相连；0018接收到数据接收指令后，VNPMJ将YJ缓存输入的编码数据段复制K次，并保存编码数据段后，再从K个输出端同时输出；0019接收到开始译码指令后，译码模块进入迭代译码过程，VNPMJ将每次从K1个输入端输入的数据与修正因子相乘，再与保存的编码数据段相加后保存；将结果从K个输出端同时输出，并写入到对应的QQJ；其中作为加数的K1个输入端不包括与VNPMJ编号J相同的输入端所输入的数据；说明书CN10。

19、1977063ACN101977068A3/8页60020CNPMI具有I个从0到I1编号的输入端与I个0到I1编号的输出端，所述的I为校验矩阵原模图每行中变量节点的个数；CNPMI的I个输入端与QQJ的输出端，按校验矩阵原模图第I行中变量节点的位置对应相连，CNPMI的I个输出端与RQJ的输入端，按校验矩阵原模图I行中变量节点的位置对应相连；0021CNPMI将每次从I个输入端输入的数据中绝对值最小与次小的数据选出；从输入最小绝对值数据的输入端编号相同的输出端输出绝对值次小的数据，从其它I1个输出端输出绝对值最小的数据；CNPMI将I个输出端口输出的数据写入到对应的RQJ；0022在迭代译码。

20、过程中，CNPMI和VNPMJ依次迭代进行工作，并分别接收从QJQ和RJQ输出的数据，QJQ和RJQ在输出数据时，按照预先规定的读取地址循环读取上次迭代写入的数据；下标相同QJQ和RJQ为一组并按列对应于校验矩阵原模图每行中的校验节点，一组QJQ和RJQ具有相同的读取地址，所述的读取地址等于与QJQ和RJQ对应的校验节点扩展后子矩阵的偏移量；0023接收到结束译码指令后，VNPMJ将编号从0到K1的输入端输入的数据与保存的编码数据段求和后进行硬判决后从1个输出端输出到DJ，并由DJ按编号顺序将译码数据输出。0024所述的通用长度为校验矩阵原模图每行变量节点个数的整数倍。0025所述的修正因子取。

21、值在01间。0026本发明与现有技术相比具有如下优点00271、本发明的译码模块采用的设计结构，可实现对不同码长LDPC的译码，只需要重新配置译码模块中的读取地址便可适应不同的码长的LDPC码，具有良好的灵活性与极强的兼容性。00282、本发明各个模块间采用状态机进行实现，各个工作模块在调度模块的握手式控制下独立工作，提高了译码器的可靠性。00292、由于本发明具有通用型译码结构，因此可采用固定的FPGA资源并配合外置RAM进行实现，并且FPGA资源占用少，逻辑资源不随码长的增加而增多，节省了设计与实现阶段的软硬件资源，尤其适应于资源有限的航天器工作环境。附图说明0030图1为本发明系统框图；。

22、0031图2为本发明状态机图；0032图3为译码模块结构设计图；0033图4为实施例校验矩阵原模图；0034图5为译码性能曲线图。具体实施方式0035一、发明原理0036准循环LDPC码的校验矩阵HQC如式1所示，各子矩阵AI，J是BB的循环右移置换矩阵或者是BB的0矩阵。0037说明书CN101977063ACN101977068A4/8页70038由于循环置换矩阵AI，J的形式完全决定于矩阵的偏移量，因此，总可以用母矩阵HBPI，JMN来表征校验矩阵HQC，其中，PI，J为AI，J的偏移量。0039若PI，J0，则表示HQC矩阵中对应的AI，J是向右偏移量为PI，J的置换矩阵，即通过将单位。

23、矩阵循环右移PI，J位，可得到AI，J；0040若PI，J0，则表示AI，J为单位阵，即不对单位阵进行循环移位；0041若PI，J0，则表示AI，J为全0矩阵。0042这样在设计中只要存储母矩阵就可以表示校验矩阵HQC，借此原理使得对LDPC码的通用译码方法具备了可实现性。在本发明所述的技术方案就是基于准循环LDPC码的译码器。0043原模图JTHORPE，LOWDENSITYPARITYCHECKLDPCCODESCONSTRUCTEDFROMPROTOGRAPHS，与DDIVSALAR，CONSTRUCTIONOFPROTOGRAPHLDPCCODESWITHLINEARMINIMUMDI。

24、STANCE可以认为是节点数量较少的LDPC码的校验矩阵，对应式1中的子矩阵AI，JBB的矩阵，若在原模图中令B为1，则AI，J仅代表0和1两种值，因此，原模图具有LDPC码校验矩阵的所有属性。基于原模图的LDPC码构造是在原模图基础上扩展AI，J，通过改变B的值，使译码器通用于各种码长的LDPC码。0044原模图经扩展后得到LDPC码的校验矩阵后，由于AI，J的B大于1，所以，扩展倍数不同，相同位置的AI，J可能会对应多种不同的偏移量，不同的偏移量对应到新的LDPC码所体现的也就性能不同，因此，在选择原模图校验矩阵时，需要通过计算机仿真搜索，选出一个性能优异的原模图矩阵。0045二、设计方案。

25、0046本发明的通用型LDPC译码器包括调度模块、接收模块、译码模块和发送模块。如图1所示，为译码器各模块间连接示意图。00471、状态机设计0048调度模块是译码器中的全局控制模块，调度模块对其他模块进行握手方式交互控制，即调度模块向各个模块发出控制命令，在等待模块工作完成并回复命令后，再发出下一条命令。整个译码器是以命令驱动的状态机方式进行工作。0049如图2所示，为译码器状态机的状态转换图。采用状态机的触发工作模式消除了因码长变化对各模块处理时间的影响，同时确保了处理模块间互不影响的并行工作，也提高了译码器工作的可靠性。0050整个状态机包括5个工作状态分别为等待状态IDLE空闲、接收状。

26、态S1、变量节点更新状态S2、校验节点更新状态S3和输出状态S4。0051IDLE状态为译码器的起始工作状态。此时各个模块之间无数据传输，处于等待调度模块调度命令的状态。说明书CN101977063ACN101977068A5/8页80052S1状态为译码器的接收模块的工作状态。当有译码数据到来时，调度模块向接收模块发送接收命令，启动接收模块接收译码数据，接收模块对输入的译码数据进行缓冲，然后按照译码数据的输入顺序进行分段存储，然后向调度模块回复并等待调度模块的发送命令，收到发送命令后接收模块将分段后的译码数据分别并同时输出给译码模块。0053S2、S3状态为译码器的译码模块迭代译码工作的状态。

27、。在译码过程中，S2状态和S3状态循环迭代进行，其中，S2状态为VNPM的工作状态，对应于变量节点更新操作；S3状态为CNPM的工作状态，对应于校验节点更新操作。0054译码模块工作时，不考虑输入的译码数据的码字长度，只是根据调度模块的开始译码命令与停止译码命令进行工作。当译码模块接收到调度模块的开始译码命令后，开始进行译码。此时译码器处于S2状态，然后，按照变量节点信息更新S2状态、校验节点信息更新S3状态的转换顺序循环进行迭代译码计算。每完成一次变量节点更新操作与校验节点更新操作相当于完成一次迭代，译码过程中，调度模块对迭代次数进行累加计数。当达到预定的迭代次数时，调度模块向译码模块发送停。

28、止命令，译码模块接收到停止命令后，停止译码，输出译码数据。0055S4状态为译码器的输出模块工作的状态。当有译码数据输出时，调度模块向输出模块发送输出命令，启动输出模块接收译码模块的输出数据并进行缓冲，由于译码器接收模块接收的输入数据是分段存储的，因此输出缓存D中的数据也要依次输出，即D0的数据全部输出完毕后，再输出D1中的数据，依次类推。00562、模块设计0057译码模块0058译码器的核心是译码矩阵模块，本发明译码模块结合原模图结构产生了具备通用性的LDPC译码结构。0059原模图本质上是一个较小规模的准循环LDPC码的校验矩阵，它规定了每一行和每一列的子矩阵AI，J个数，以及全0矩阵和。

29、非0矩阵的位置。在设计译码器时，原模图的结构决定了LDPC码的译码结构，因此，只要不改变原模图的结构即非0矩阵的个数和位置，即使LDPC编码的码长改变，那么译码模块的译码结构就不会改变，从而使译码器具备了通用性。0060在设计译码模块前，先优选一个性能优异的原模图，以该原模图为蓝本建立译码结构，所谓性能优异的原模图是指在相同的误码率条件下，若信噪比越低，则原模图的性能越好。在码长变化时，不改变原模图的结构，只是调整子矩阵AI，J的大小和偏移量使其满足码长要求，子矩阵的大小根据码长值可以直接算出，偏移量需要通过LDPC译码仿真模型进行筛选。0061本发明的译码模块为达到通用性的目的，须要对子矩阵。

30、AI，J大小和偏移量的改变能够自适应。在具体设计时，采用了两种设计结构。0062结构一0063对于一个大小为NM的校验矩阵原模图，需要N个校验节点处理模块CNPMI，并按照从0到N1进行编号；M个变量节点处理模块VNPMJ，并按照从0到M1进行编号。同时，为存储接收模块分段输入的编码数据段和分段输出译码数据段，还需要与于VNPMJ对应的J个输入数据存储器YJ和J个输出数据存储器DJ，YJ和DJ同样按照0到M1进行编号，并说明书CN101977063ACN101977068A6/8页9按编号与对应的VNPMJ相联接。对应于原模图校验矩阵中的每个元素经扩展后获得的子矩阵，同时设置迭代计算存储器RI。

31、J和QIJ，一个RQJ和一个QQJ定为一组。0064对于变量节点处理模块VNPMJ，具有I1个从0到I编号的输入端和I个从0到I1编号的输出端，VNPMJ的第I个输入端与YJ的输出端相连，VNPMJ的编号从0到I1的输入端按编号与RIJ的输出端对应相连，VNPMJ的编号从0到I1的输出端按编号与QIJ的输入端对应相连。0065对于校验节点处理模块CNPMI，具有就个从0到J1编号的输入端与J个0到J1编号的输出端。CNPMI的J个从0到J1编号的输入端与QIJ的输出端按编号对应相连，CNPMI的就个从0到J1编号的输出端与QIJ的输入端按编号对应相连。0066如图3所示，为校验矩阵原模图HAI。

32、J24时，采用结构一实现的译码模块。图3中，对应于校验矩阵原模图的行数设置有2个CNPM，列数设置有4个VNMP，并设置有2X4组R和Q，分别按照行列进行编号。并按照上述连接方式进行了连接。0067结构二0068同样对一个大小为NM的校验矩阵原模图，结构二与结构一相比，其主要区别在于使用的R与Q的数量变为RQJ和QQJ，其中，若按列优先进行排列，则Q对应于校验矩阵原模图每列中校验节点的个数K，按照从0到K1进行编号。则结合校验矩阵原模图进行分析，结构二相对于结构一省略了对应于校验矩阵原模图中对应于0元素位置的R与Q。0069为适应R与Q数量的改变，VNPM和CNPM的输入与输出端进行了相应的变。

33、化。对于变量节点处理模块VNPMJ，具有K1个从0到K编号的输入端和K个从0到K1编号的输出端，VNPMJ的第K个输入端与YJ的输出端相连，VNPMJ的编号从0到K1的输入端按编号与RQJ的输出端对应相连，VNPMJ的编号从0到K1的输出端按编号与QQJ的输入端对应相连。0070对于校验节点处理模块CNPMI，具有I个从0到I1编号的输入端与I个0到I1编号的输出端，所述的I为校验矩阵原模图每行中变量节点的个数。在校验矩阵原模图中，一行中具有多个不同的变量节点变量节点的个数可以为0，所以，对于不同的CNPMI与VNPMJ具有不同的对应连接关系。由于，原模图在进行扩展式，0元素扩展后为全0的子矩。

34、阵，因此，在按此原理设计译码模块的结构时，可进一步总结为，按行编号的CNPMI与校验矩阵原模图中第I行存在校验节点的VNPMJ具有连接，而CNPMI和VNPMJ的连接点便为RQJ和QQJ。0071在CNPMI和RQJ和QQJ的连接时，CNPMI的I个从0到I1编号的输入端与QQJ的输出端，按校验矩阵原模图第I行中变量节点的位置对应相连，CNPMI的I个从0到I1编号的输出端与RQJ的输入端，按校验矩阵原模图I行中变量节点的位置对应相连。0072此种设计，使得在进行迭代的过程中，CNPMI和VNPMJ分别按照校验节点和变量节点的对应位置进行工作，从而会出现暂时空闲的CNPMI和VNPMJ。但由于。

35、采用了与校验矩阵原模图中校验节点变量节点总数的RQJ和QQJ，因此，RQJ和QQJ在每次迭代过程中均会被使用，始终处于工作中。相对于结构一进一步节省了硬件资源。0073译码算法0074本发明采用了乘性修正最小和MSMA译码算法进行译码。0075接收到开始译码指令后，译码模块进入迭代译码过程，VNPMJ将每次从K1或I1个输入端输入的数据与修正因子相乘，再与保存的编码数据段相加后保存；将结果从K或I说明书CN101977063ACN101977068A7/8页10个输出端同时输出，并写入到对应的Q中；其中作为加数的输入端不包括与VNPMJ编号J相同的输入端所输入的数据；0076CNPMI将每次从。

36、I或J个输入端输入的数据中绝对值最小与次小的数据选出；从输入最小绝对值数据的输入端编号相同的输出端输出绝对值次小的数据，从其它I1或J1个输出端输出绝对值最小的数据；CNPMI将I或J个输出端口输出的数据写入到对应的R中。0077在迭代译码过程中，CNPMI和VNPMJ分别接收从与其相连的Q和R输出的数据。Q和R在输出数据时，按照预先规定的读取地址循环读取上次迭代写入的数据一组Q和R具有相同的读取地址，读取地址等于与Q和R对应的校验节点扩展后所得子矩阵的偏移量。0078在每组Q和R中，写入数据的首地址为0，末尾地址为B1，B为每组Q和R所对应校验矩阵原模图子矩阵的秩。循环读取的规则为，Q和R以。

37、预先规定的读取地址ADDX为首地址读取暂存于其中的数据，当读取到数据末地址B1时，在从0开始读取直到ADDX1，通过此循环读取，实现对其中暂存数据的循环移位输出。0079按照这个设计方案，只需要在Q和R中预先按照对应的子矩阵的偏移量设置好每次读取数据的起始地址读取地址，CNPMI和VNPMJ分别独立进行进行，调度模块累加统计迭代次数，从而可以在编码长度改变时，只需要通过程序改变每个Q和R中的读取地址与B，便可在不影响译码结构的情况下，对不同编码长度的LDPC码进行译码，实现了译码器的通用性设计。0080对于结构二的设计，由于省略了校验矩阵原模图中与0元素相对应的Q和R，但是，结构二中的Q和R仍。

38、与校验矩阵原模图中的非零元素存在对应关系，因此可以按照同样的方式设置读取地址。0081接收模块0082用于接收输入译码器的编码数据，并对编码数据进行分段，接受模块对编码数据的分段原则是根据译码模块中YJ的个数对输入的编码数据按照先后顺序进行的。分段完成后的编码数据段在调度模块的控制下，逐段依次序输入到译码模块的YJ中，即按照从Y0到YM的顺序进行接收。0083输出模块0084输出模块在调度模块的控制下接收译码模块输出的译码数据段，并将分段输出的译码数据重新组合后输出。按照译码模块接收编码数据段的先后顺序，将译码数据段编排后输出，即按照从D0到DM的顺序进行输出。0085调度模块0086调度模块。

39、对接收模块、译码模块与输出模块进行握手控制，以状态转换的方式控制各个模块独立工作。0087三、实施例0088以下以1/2码率为例，对可配置码长的通用LDPC译码器的设计过程进行说明。0089本方案通过仿真模型选择的原模图矩阵如图4，按照原模图设计的译码结构中QCLDPC码的母矩阵HBAIJ816，译码结构包括8个校验节点处理模块CNPM，16个变量节点处理模块VNPM；16个输入数据存储器Y；16个输出数据存储器D；48个交互信息存储器R；48个交互信息存储器Q。说明书CN101977063ACN101977068A8/8页11009048组R和Q分为16列，每一列上的3组R和Q均对应一个VN。

40、PM，根据图4中，校验矩阵原模图每列中校验节点的个数，每个VNPM具有4个输入端与3个输出端，其中每个VNPM的第4个输入端与Y相连。其余3个输入端分别连接本列中的3个R的输出端，而3个输出端分别连接本列中的3个Q的输入端，同时复用1个输出端用于在译码结束时向D输出译码数据。0091CNPM同样具有6个输入端与6个输出端。48组R和Q分为16列后，将共有3行。8个校验节点处理模块CNPM分别对应于8行，并根据图4矩阵中每行变量节点的位置对应连接R和Q。0092本方案中原模图的子矩阵是BB的循环右移置换矩阵，根据图4可知，利用此校验矩阵原模图可对码长L16B的LDPC码进行译码这里的码长需为16。

41、的整数倍。使用前，通过原模图到LDPC码校验矩阵的仿真模型，可得到对应码长校验矩阵的偏移量，进而可以设置每个R和Q的读取地址。0093本实施例中使用XILINX公司的VIRTEX4SX55的FPGA芯片，占用的逻辑资源为25，相当于150万门的逻辑。存储器Q和R的容量分别为84KBITS，这样在配置码长时，只要子矩阵的大小不超过存储器Q和R的容量上限即可。按照码长公式L16B，当B4K时，码长最长为64K，这个范围内的码长足以满足现有的LDPC码的使用要求。0094此外，采用本发明设计的译码器也具有较好的译码性能，如图5所示，可配置码长的LDPC译码器分别生成的码长为6912“”线和2048“。

42、”线的码性能曲线，图中X轴为信噪比EB/N0，Y轴为误码率。资料显示，CCSDS标准中码率为1/2，码长为8192的LDPC码在108误码率条件下EB/N0为15DB；码长2048的LDPC码在106误码率条件下EB/N0为2DB。比较可知，本方法中的可配置码长的LDPC码在性能上与CCSDS标准的差距不到03DB。0095本发明未详细说明部分属本领域技术人员公知常识。说明书CN101977063ACN101977068A1/3页12图1图2说明书附图CN101977063ACN101977068A2/3页13图3图4说明书附图CN101977063ACN101977068A3/3页14图5说明书附图CN101977063A。