数字电视传输流的分类检测装置.pdf

摘要
申请专利号：	CN201010541968.7	申请日：	2010.11.12
公开号：	CN101982981A	公开日：	2011.03.02
当前法律状态：	终止	有效性：	无权
法律详情：	未缴年费专利权终止IPC(主分类):H04N 17/00申请日:20101112授权公告日:20120201终止日期:20161112\|\|\|授权\|\|\|实质审查的生效IPC(主分类):H04N 17/00申请日:20101112\|\|\|公开
IPC分类号：	H04N17/00; H04N7/26; H04N7/24(2011.01)I	主分类号：	H04N17/00
申请人：	福州大学
发明人：	杨秀芝; 吴林煌; 云桂桂; 苏凯雄
地址：	350108 福建省福州市闽侯县上街镇大学城学园路2号福州大学新区
优先权：
专利代理机构：	福州元创专利商标代理有限公司 35100	代理人：	蔡学俊
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内容摘要

本发明是一种针对MPEG-2标准的数字电视传输流检测装置，可完成国际测量标准（DVBETR290）中所规定的各种参数的检测。本发明的特点在于：在实时检测的前提下，可对待检参数进行分类，将具有相同特征的待测参数分为四类，即同步与包头相关参数检测、PSI信息检测、SI信息检测以及视音频包与PCR检测，在占用较少资源的前提下保证了检测的实时性和准确性。本装置采用基于FPGA的数字逻辑硬件电路来实现，具有实时、高效、低成本等特点。

权利要求书

1：一种数字电视传输流的分类检测装置，其特征在于：包括 ASI 差分输入接口模块（11）、 FPGA 模块（12）、输出接口模块（13）、嵌入式微处理器模块（14）、液晶显示模块（15）；所述输入接口模块（11）输出连接到 FPGA 模块（12）的输入， FPGA 模块（12）的输出连接到输出接口模块（13），嵌入式微处理器模块（14）与 FPGA 模块（12）的数据端、控制端相连接，嵌入式微处理器模块（14）的输出端与液晶显示模块（15）相连接。
2：根据权利要求 1 所述的数字电视传输流的分类检测装置，其特征在于：所述的 FPGA 模块（12）是由输入处理模块（121）、 PSI 信息检测模块（122）、 SI 信息检测模块（123）、音视频包及 PCR 检测模块（124）和微处理器接口模块（125）组成；所述的输入处理模块（121）用于对输入接口模块（11）输入的传输流进行缓存和同步检测，并将同步后的码流分为两路；所述的 PSI 信息检测模块（122）负责对 TS 包中节目传输信息及 PID 值进行检测；所述 SI 信息检测模块（123）对传输流中的用户信息检测，针对一个 SI 表可能对应多个 table_id 的问题，采用上电后分别建立模板的方法，通过 RAM 存储模板信息，预先设定各个 SI 表对应的 RAM 地址，来提取所需检测的参数，与模板进行比对；所述的音视频包及 PCR 检测模块（124）负责对视音频包头连续计数值的检测和对 PCR 重复出现频率和出现间隔的检测；所述的微处理器接口模块（125）用于处理嵌入式微处理器与 FPGA 总线接口信号。
3：根据权利要求 2 所述的数字电视传输流的分类检测装置，其特征在于：所述的同步检测流程包括： 1）、搜索码流中的有效数据，判断是否为帧头 0x47，确定帧头后，未同步则继续搜索帧头，并确定帧长度； 2)、判断是否连续 5 次间隔帧长度的字节检测到帧头 0x47，判定是否锁定同步； 3）、锁定同步后，继续检测帧头，帧头不是 0x47 判定出现同步字节错误； 4）、连续 3 次检测到同步字节错误，则判定失步，重新搜索同步。
4：根据权利要求 1 所述的数字电视传输流的分类检测装置，其特征在于：所述的输入接口模块（11）是由输入整形电路（111）和 CY7B923 线路解码（112）组成。
5：根据权利要求 1 所述的数字电视传输流的分类检测装置，其特征在于：所述的输出接口模块（13）是由 CY7B923 线路解码（141）和输入耦合整形（142）组成。

说明书

数字电视传输流的分类检测装置
    【技术领域】
     本发明是一种针对 MPEG-2 标准的数字电视传输流检测装置。背景技术数字电视系统是一项庞大、复杂的工程，从制作、播出到传输，无论哪个环节出了差错，都将导致整个系统的瘫痪。为了迅速有效的找出故障，解决问题，需要在多个环节对码流进行检测，因此码流检测装置成为数字电视系统开发和运行中不可缺少的调试工具和检测仪器。本发明设计了一种应用于数字电视系统的高效实时的检测装置，可对数字电视广播网络的各个环节进行检测，也可与相关设备如解码器，解调调制器等联合使用，实现对数字电视传输网络的各个部分进行多点测试。
     发明内容
     本发明的目的是提供一种基于 FPGA 软硬架构的数字电视传输流检测装置。旨在不影响网络运行的情况下，对系统的主要节点进行检测，以便进行系统检视和故障定位。
     为了达到上述目的，本发明按以下方案实现：一种数字电视传输流的分类检测装置，其特征在于：包括 ASI 差分输入接口模块、 FPGA 模块、输出接口模块、嵌入式微处理器模块、液晶显示模块；所述输入接口模块输出连接到 FPGA 模块的输入， FPGA 模块的输出连接到输出接口模块，嵌入式微处理器模块与 FPGA 模块的数据端、控制端相连接，嵌入式微处理器模块的输出端与液晶显示模块相连接。
     本发明实施例子中： 1、嵌入式处理器，对输入码流测试结果的显示进行设定。
     2、信号输入模块，用于对所输入的信号进行格式转换； 3、现场可变成逻辑门阵列（FPGA）模块，该 FPGA 模块内包括：（1）输入有效数据过滤模块，与输入模块相连，从输入的传输流中过滤出有效的字节数据。
     （2）同步与包头相关参数检测模块，实现自适应 188/204 字节 TS 包的同步检测。
     （3）输入数据包缓存模块，与同步模块相连，将同步后的数据经 FIFO 缓存，转换为 188 连续包格式。
     （4） PSI 信息检测模块，主要具有两方面的功能：一是对 TS 包中传输的节目信息及 PID 值的检测，对包头加扰控制位，连续计数值，表头 Table_id 信息检测和分段末端 CRC 检测，此部分采用了可实时更新的模板比对法，只需开机存储一次模板信息，以后只需提取相关信息即可，避免重复计算 ; 二是 PSI 包出现频率的检测，此部分采用了基于时间窗的检测方法，针对不同类型的 TS 包，设定不同的时间窗函数，构造了通用的时间窗检测模板。
     （5） SI 信息检测模块，采取与 PSI 信息类似的方案。针对一个 SI 表可能对应多个 table_id 的问题，采用了上电后分别建立模板的方法，通过 RAM 存储模板信息，预先设定各个 SI 表对应的 RAM 地址，来提取所需检测的参数，与模板进行比对。
     （6）视音频包与 PCR 检测模块，该模块完成两个任务：一是对视音频包头连续计数值的检测，二是对 PCR 重复出现频率和出现间隔的检测。
     （7）嵌入式微处理器接口模块，与嵌入式微处理器模块相连，处理嵌入式微处理器与 FPGA 的总线接口信号，包括从微处理器获取待测参数设定命令以及液晶显示命令，和传送供液晶显示的测试结果。
     4、液晶显示器，用于显示测试结果。分别指示同步字节错误和失步， PAT、 PMT 和 CAT 错误， SI 错误以及 PCR 错误。
     5、信号输出模块，对目标传输流进行最终的编码和输出。
     本发明的特点在于：在实时检测的前提下，可对待检参数进行分类，将具有相同特征的待测参数分为四类，即同步与包头相关参数检测、 PSI 信息检测、 SI 信息检测以及视音频包与 PCR 检测，在占用较少资源的前提下保证了检测的实时性和准确性。此外，采用基于 FPGA 的数字逻辑硬件电路来实现，具有实时、高效、低成本等特点。附图说明
     图 1 是本发明的系统结构框图。图 2 是同步检测流程图。图 3 嵌入式处理器框架图。图 4 是液晶显示流程图。具体实施方式
     下面结合附图详述本发明的技术方案：图 1 是本发明的系统结构框图。在本实施例中，包含一路传输流异步串行输入口 ASI 输入口 1，来自输入接口 1 的数据输入本装置。经本装置后，对输入码流进行检测，并通过 ASI 输出接口 2 进行输出。
     如图 1 所示，本发明的硬件部分包括： ASI 差分输入接口模块 11、 FPGA 模块 12，输出接口模块 13，嵌入式微处理器模块 14 和液晶显示器 15。
     其中：一、 ASI 差分输入接口模块 11，主要功能是完成输入信号的格式转换，包含一个输入耦合整形模块 111 和一个线路解码模块 112，将来自于输入接口的 ASI 信号进行格式转换。输入耦合整形模块 111 采用型号型号为 PE65508 的脉冲变压器芯片，线路解码模块 112 采用型号为 CY7B933 的芯片。
     二、现场可编程门阵列（FPGA）模块 12。本例采用了 altera 公司的 EP3C120F780C7N 芯片（也可选用内部资源相近的其它厂商或其它型号的 FPGA 芯片）。内部包含输入处理模块 121， PSI 信息检测模块 122， SI 信息检测模块 123，视音频包与 PCR 检测模块 124 和嵌入式微处理器接口模块 125. 下面依次对子模块做进一步说明：输入处理模块 121，用于对输入的传输流进行缓存和同步检测，并将同步后的码流分为两路。输入有效字节过滤模块 1211，从输入信号中过滤出有效数据，由数据选择电路构成。同步字节比较及计数模块 1212，检测流程如图 2 所示。根据 DVB 标准对同步搜索和失步搜索的建议，在同步字节比较及计数模块 1212 中设定：同步搜索过程中，当连续 5 次间隔一个 TS 包帧长度都检测到同步头 0x47 时，就认为已经完成对 TS 流的同步，否则认为码流未同步；码流同步后，当连续 3 次间隔一个 TS 包帧长度都没检测到帧头 0x47，则认为 TS 流失步，必须重新搜索同步。在失步搜索期间只要检测到一个 TS 包帧头是 0x47 时，则认为码流还是处于同步状态。同步后， FIFO 模块 1213 为 TS 包提供一个先进先出存储器和控制电路。分路模块 1214，主要是通过一个寄存器，将输入的一路信号分别输出两路。
     检测流程描述：如图 2 所示，搜索码流中的有效数据，判断是否为帧头 0x47，确定帧头后，未同步则继续搜索帧头，并确定帧长度。判断是否连续 5 次间隔帧长度的字节检测到帧头 0x47，判定是否锁定同步。锁定同步后，继续检测帧头，帧头不是 0x47 判定出现同步字节错误。连续 3 次检测到同步字节错误，则判定失步，重新搜索同步。
     PSI 信息检测模块 122，与分路模块相连，对输入 TS 流的节目信息及相应的 PID 值进行检测。PAT 分析模块 1221，由 PAT 固定标志比较电路构成。先搜索 TS 流中的 PAT 包，并提取携带的节目信息，将之存储于信息寄存器 1222。PSI 识别模块 1223，提取输入 TS 包的 PID 值，与信息寄存器 1222 中的 PID 值比对，判断是否为 PSI 包。 PSI 过滤与分析模块 1224 与 PSI 识别模块 1223 相连，并根据 1223 模块输出的 PSI 标志，过滤 PSI 包，根据 MPEG-2 传输流系统层语法规范解析 PSI 表，提取 PSI 的待测数据。PSI 信息寄存器 1225 将待测信息写入对应的地址。RAM1226 用于存储 PSI 的模板信息。比较分析错误模块 1227 与模板比对分析待测信息，给出错误标志，并进行错误归类与统计。并将错误信息存于错误信息寄存器模块 1228。
     SI 信息检测模块 123， SI 待测参数包括： SI 重复间隔测试， SI 信息表 ID 错误，当前流间隔错误，其他流间隔错误，连续计数值和 CRC 错误等。SI 表与 PSI 表主要区别在于： SI 信息分为当前流和其他流，每个 SI 表对应固定的一个 PID 和几个 table_id。分析 SI 表要区分不同的 table_id，分别提取信息。SI 过滤模块 1231 根据 SI 的 PID 从码流中识别 SI 信息，并区分不同 table_id，给出当前 SI 对应的存储地址。SI 分析模块 1232 根据 MPEG-2 传输流系统层语法规范解析 SI 表，将待测信息存于 SI 信息寄存器 1233，并写入对应地址的 RAM 模块 1234 或者与对应地址中的信息比对。比较并分析错误模块 1235，将寄存器 1233 信息与 RAM 模块 1234 比对待测信息，给出错误标志，并进行错误归类与统计。然后将错误信息存于寄存器 1236。
     视音频包及 PCR 检测模块 124，根据 MPEG-2 传输流系统层语法规范， PCR 包过滤模块 1241 过滤携带 PCR 的 TS 包，给出 PCR 标志。PCR 提取分析模块 1242 以接收到的每个 PCR 标志作为定时（两个定时： 40ms 和 100ms）起点，启动 / 停止本地计数器 1243，并将启动 / 停止时刻的数值存于寄存器 1244 中，比较分析模块 1245，由 2 个加法器 12451 和比较器 12452 组成。计算 PCR 抖动，比较其是否在允许范围内，分析 PCR 错误。并将错误信息存于错误信息寄存器模块 1246。
     嵌入式微处理器接口模块 125, 包含存储从微处理器接收的信息的接收 RAM 模块 1251、分析模块 1252 和存储传送给微处理器的信息的发送 RAM 模块 1253。分析模块 1252，主要由数据选择电路和读写控制电路构成。它读取接收 RAM 模块 1251 的信息，选择需要显示的参数类型，分别从错误信息存储寄存器模块 1228 或 1236 或 1246 中读取相应的数据，并将这些数据写入发送 RAM 模块 1253。
     三、输出接口模块 13，接收从分路模块 1214 的一路数据并完成输出信号的格式转换；这里采用型号为 CY7B923 的线路编码器 141 完成数据流数据到 ASI 信号的编码，输出270Mbps 的串行信号，然后通过 PE65508 脉冲变压器芯片 142 完成 ASI 信号的驱动及耦合输出。
     四、嵌入式微处理器模块 14，如图 3 所示，图 3 是本装置的嵌入式微处理器的连接示意图。它接收来自外部的按键信号，通过控制按钮和液晶显示器实现简单的人机交互。在本装置中， FPGA 和按键 KEY 通过 PIO 接口挂接在 CPU 的总线上，其他组件则直接与各自的 CPU 的接口总线相连。
     下面结合图 4 详细叙述 CPU 程序的工作过程。如图 4 所示，程序的具体工作步骤如下： 410 ：程序开始； 411 ：初始化软、硬件参数； 412 ：检控外部按键中断； 413 ：判断按键的位置，并将代表按键位置的值做相应的改变； 414 ：等待确认键； 415 ：分析需要显示的参数类型； 416 ：发送显示命令，写入 FPGA 的接收 RAM ； 417 ：等待 FPGA 将显示数据准备好； 418 ：从 FPGA 发送 RAM 里读取供显示的数据，驱动液晶显示； 419 ：结束。
     五、液晶显示器 15 液晶显示器采用中文字库液晶显示模块，通过 PIO 口挂接在 CPU 存储器总线上。通过 NIOS 控制液晶的显示。

资源描述

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1、10申请公布号CN101982981A43申请公布日20110302CN101982981ACN101982981A21申请号201010541968722申请日20101112H04N17/00200601H04N7/26200601H04N7/2420110171申请人福州大学地址350108福建省福州市闽侯县上街镇大学城学园路2号福州大学新区72发明人杨秀芝吴林煌云桂桂苏凯雄74专利代理机构福州元创专利商标代理有限公司35100代理人蔡学俊54发明名称数字电视传输流的分类检测装置57摘要本发明是一种针对MPEG2标准的数字电视传输流检测装置，可完成国际测量标准（DVBETR290）中所规。

2、定的各种参数的检测。本发明的特点在于在实时检测的前提下，可对待检参数进行分类，将具有相同特征的待测参数分为四类，即同步与包头相关参数检测、PSI信息检测、SI信息检测以及视音频包与PCR检测，在占用较少资源的前提下保证了检测的实时性和准确性。本装置采用基于FPGA的数字逻辑硬件电路来实现，具有实时、高效、低成本等特点。51INTCL19中华人民共和国国家知识产权局12发明专利申请权利要求书1页说明书4页附图4页CN101982984A1/1页21一种数字电视传输流的分类检测装置，其特征在于包括ASI差分输入接口模块（11）、FPGA模块（12）、输出接口模块（13）、嵌入式微处理器模块（14）。

3、、液晶显示模块（15）；所述输入接口模块（11）输出连接到FPGA模块（12）的输入，FPGA模块（12）的输出连接到输出接口模块（13），嵌入式微处理器模块（14）与FPGA模块（12）的数据端、控制端相连接，嵌入式微处理器模块（14）的输出端与液晶显示模块（15）相连接。2根据权利要求1所述的数字电视传输流的分类检测装置，其特征在于所述的FPGA模块（12）是由输入处理模块（121）、PSI信息检测模块（122）、SI信息检测模块（123）、音视频包及PCR检测模块（124）和微处理器接口模块（125）组成；所述的输入处理模块（121）用于对输入接口模块（11）输入的传输流进行缓存和同步检。

4、测，并将同步后的码流分为两路；所述的PSI信息检测模块（122）负责对TS包中节目传输信息及PID值进行检测；所述SI信息检测模块（123）对传输流中的用户信息检测，针对一个SI表可能对应多个TABLE_ID的问题，采用上电后分别建立模板的方法，通过RAM存储模板信息，预先设定各个SI表对应的RAM地址，来提取所需检测的参数，与模板进行比对；所述的音视频包及PCR检测模块（124）负责对视音频包头连续计数值的检测和对PCR重复出现频率和出现间隔的检测；所述的微处理器接口模块（125）用于处理嵌入式微处理器与FPGA总线接口信号。3根据权利要求2所述的数字电视传输流的分类检测装置，其特征在于所述。

5、的同步检测流程包括1）、搜索码流中的有效数据，判断是否为帧头0X47，确定帧头后，未同步则继续搜索帧头，并确定帧长度；2、判断是否连续5次间隔帧长度的字节检测到帧头0X47，判定是否锁定同步；3）、锁定同步后，继续检测帧头，帧头不是0X47判定出现同步字节错误；4）、连续3次检测到同步字节错误，则判定失步，重新搜索同步。4根据权利要求1所述的数字电视传输流的分类检测装置，其特征在于所述的输入接口模块（11）是由输入整形电路（111）和CY7B923线路解码（112）组成。5根据权利要求1所述的数字电视传输流的分类检测装置，其特征在于所述的输出接口模块（13）是由CY7B923线路解码（141）。

6、和输入耦合整形（142）组成。权利要求书CN101982981ACN101982984A1/4页3数字电视传输流的分类检测装置技术领域0001本发明是一种针对MPEG2标准的数字电视传输流检测装置。背景技术0002数字电视系统是一项庞大、复杂的工程，从制作、播出到传输，无论哪个环节出了差错，都将导致整个系统的瘫痪。为了迅速有效的找出故障，解决问题，需要在多个环节对码流进行检测，因此码流检测装置成为数字电视系统开发和运行中不可缺少的调试工具和检测仪器。本发明设计了一种应用于数字电视系统的高效实时的检测装置，可对数字电视广播网络的各个环节进行检测，也可与相关设备如解码器，解调调制器等联合使用，实现。

7、对数字电视传输网络的各个部分进行多点测试。发明内容0003本发明的目的是提供一种基于FPGA软硬架构的数字电视传输流检测装置。旨在不影响网络运行的情况下，对系统的主要节点进行检测，以便进行系统检视和故障定位。0004为了达到上述目的，本发明按以下方案实现一种数字电视传输流的分类检测装置，其特征在于包括ASI差分输入接口模块、FPGA模块、输出接口模块、嵌入式微处理器模块、液晶显示模块；所述输入接口模块输出连接到FPGA模块的输入，FPGA模块的输出连接到输出接口模块，嵌入式微处理器模块与FPGA模块的数据端、控制端相连接，嵌入式微处理器模块的输出端与液晶显示模块相连接。0005本发明实施例子中。

8、1、嵌入式处理器，对输入码流测试结果的显示进行设定。00062、信号输入模块，用于对所输入的信号进行格式转换；3、现场可变成逻辑门阵列（FPGA）模块，该FPGA模块内包括（1）输入有效数据过滤模块，与输入模块相连，从输入的传输流中过滤出有效的字节数据。0007（2）同步与包头相关参数检测模块，实现自适应188/204字节TS包的同步检测。0008（3）输入数据包缓存模块，与同步模块相连，将同步后的数据经FIFO缓存，转换为188连续包格式。0009（4）PSI信息检测模块，主要具有两方面的功能一是对TS包中传输的节目信息及PID值的检测，对包头加扰控制位，连续计数值，表头TABLE_ID信息。

9、检测和分段末端CRC检测，此部分采用了可实时更新的模板比对法，只需开机存储一次模板信息，以后只需提取相关信息即可，避免重复计算二是PSI包出现频率的检测，此部分采用了基于时间窗的检测方法，针对不同类型的TS包，设定不同的时间窗函数，构造了通用的时间窗检测模板。0010（5）SI信息检测模块，采取与PSI信息类似的方案。针对一个SI表可能对应多个TABLE_ID的问题，采用了上电后分别建立模板的方法，通过RAM存储模板信息，预先设定各个SI表对应的RAM地址，来提取所需检测的参数，与模板进行比对。0011（6）视音频包与PCR检测模块，该模块完成两个任务一是对视音频包头连续计数说明书CN1019。

10、82981ACN101982984A2/4页4值的检测，二是对PCR重复出现频率和出现间隔的检测。0012（7）嵌入式微处理器接口模块，与嵌入式微处理器模块相连，处理嵌入式微处理器与FPGA的总线接口信号，包括从微处理器获取待测参数设定命令以及液晶显示命令，和传送供液晶显示的测试结果。00134、液晶显示器，用于显示测试结果。分别指示同步字节错误和失步，PAT、PMT和CAT错误，SI错误以及PCR错误。00145、信号输出模块，对目标传输流进行最终的编码和输出。0015本发明的特点在于在实时检测的前提下，可对待检参数进行分类，将具有相同特征的待测参数分为四类，即同步与包头相关参数检测、PSI。

11、信息检测、SI信息检测以及视音频包与PCR检测，在占用较少资源的前提下保证了检测的实时性和准确性。此外，采用基于FPGA的数字逻辑硬件电路来实现，具有实时、高效、低成本等特点。附图说明0016图1是本发明的系统结构框图。0017图2是同步检测流程图。0018图3嵌入式处理器框架图。0019图4是液晶显示流程图。具体实施方式0020下面结合附图详述本发明的技术方案图1是本发明的系统结构框图。在本实施例中，包含一路传输流异步串行输入口ASI输入口1，来自输入接口1的数据输入本装置。经本装置后，对输入码流进行检测，并通过ASI输出接口2进行输出。0021如图1所示，本发明的硬件部分包括ASI差分输入。

12、接口模块11、FPGA模块12，输出接口模块13，嵌入式微处理器模块14和液晶显示器15。0022其中一、ASI差分输入接口模块11，主要功能是完成输入信号的格式转换，包含一个输入耦合整形模块111和一个线路解码模块112，将来自于输入接口的ASI信号进行格式转换。输入耦合整形模块111采用型号型号为PE65508的脉冲变压器芯片，线路解码模块112采用型号为CY7B933的芯片。0023二、现场可编程门阵列（FPGA）模块12。本例采用了ALTERA公司的EP3C120F780C7N芯片（也可选用内部资源相近的其它厂商或其它型号的FPGA芯片）。内部包含输入处理模块121，PSI信息检测模块。

13、122，SI信息检测模块123，视音频包与PCR检测模块124和嵌入式微处理器接口模块125下面依次对子模块做进一步说明输入处理模块121，用于对输入的传输流进行缓存和同步检测，并将同步后的码流分为两路。输入有效字节过滤模块1211，从输入信号中过滤出有效数据，由数据选择电路构成。同步字节比较及计数模块1212，检测流程如图2所示。根据DVB标准对同步搜索和失步搜索的建议，在同步字节比较及计数模块1212中设定同步搜索过程中，当连续5次间隔一个TS包帧长度都检测到同步头0X47时，就认为已经完成对TS流的同步，否则认为码流未说明书CN101982981ACN101982984A3/4页5同步；。

14、码流同步后，当连续3次间隔一个TS包帧长度都没检测到帧头0X47，则认为TS流失步，必须重新搜索同步。在失步搜索期间只要检测到一个TS包帧头是0X47时，则认为码流还是处于同步状态。同步后，FIFO模块1213为TS包提供一个先进先出存储器和控制电路。分路模块1214，主要是通过一个寄存器，将输入的一路信号分别输出两路。0024检测流程描述如图2所示，搜索码流中的有效数据，判断是否为帧头0X47，确定帧头后，未同步则继续搜索帧头，并确定帧长度。判断是否连续5次间隔帧长度的字节检测到帧头0X47，判定是否锁定同步。锁定同步后，继续检测帧头，帧头不是0X47判定出现同步字节错误。连续3次检测到同步。

15、字节错误，则判定失步，重新搜索同步。0025PSI信息检测模块122，与分路模块相连，对输入TS流的节目信息及相应的PID值进行检测。PAT分析模块1221，由PAT固定标志比较电路构成。先搜索TS流中的PAT包，并提取携带的节目信息，将之存储于信息寄存器1222。PSI识别模块1223，提取输入TS包的PID值，与信息寄存器1222中的PID值比对，判断是否为PSI包。PSI过滤与分析模块1224与PSI识别模块1223相连，并根据1223模块输出的PSI标志，过滤PSI包，根据MPEG2传输流系统层语法规范解析PSI表，提取PSI的待测数据。PSI信息寄存器1225将待测信息写入对应的地址。

16、。RAM1226用于存储PSI的模板信息。比较分析错误模块1227与模板比对分析待测信息，给出错误标志，并进行错误归类与统计。并将错误信息存于错误信息寄存器模块1228。0026SI信息检测模块123，SI待测参数包括SI重复间隔测试，SI信息表ID错误，当前流间隔错误，其他流间隔错误，连续计数值和CRC错误等。SI表与PSI表主要区别在于SI信息分为当前流和其他流，每个SI表对应固定的一个PID和几个TABLE_ID。分析SI表要区分不同的TABLE_ID，分别提取信息。SI过滤模块1231根据SI的PID从码流中识别SI信息，并区分不同TABLE_ID，给出当前SI对应的存储地址。SI分析。

17、模块1232根据MPEG2传输流系统层语法规范解析SI表，将待测信息存于SI信息寄存器1233，并写入对应地址的RAM模块1234或者与对应地址中的信息比对。比较并分析错误模块1235，将寄存器1233信息与RAM模块1234比对待测信息，给出错误标志，并进行错误归类与统计。然后将错误信息存于寄存器1236。0027视音频包及PCR检测模块124，根据MPEG2传输流系统层语法规范，PCR包过滤模块1241过滤携带PCR的TS包，给出PCR标志。PCR提取分析模块1242以接收到的每个PCR标志作为定时（两个定时40MS和100MS）起点，启动/停止本地计数器1243，并将启动/停止时刻的数值。

18、存于寄存器1244中，比较分析模块1245，由2个加法器12451和比较器12452组成。计算PCR抖动，比较其是否在允许范围内，分析PCR错误。并将错误信息存于错误信息寄存器模块1246。0028嵌入式微处理器接口模块125,包含存储从微处理器接收的信息的接收RAM模块1251、分析模块1252和存储传送给微处理器的信息的发送RAM模块1253。分析模块1252，主要由数据选择电路和读写控制电路构成。它读取接收RAM模块1251的信息，选择需要显示的参数类型，分别从错误信息存储寄存器模块1228或1236或1246中读取相应的数据，并将这些数据写入发送RAM模块1253。0029三、输出接口。

19、模块13，接收从分路模块1214的一路数据并完成输出信号的格式转换；这里采用型号为CY7B923的线路编码器141完成数据流数据到ASI信号的编码，输出说明书CN101982981ACN101982984A4/4页6270MBPS的串行信号，然后通过PE65508脉冲变压器芯片142完成ASI信号的驱动及耦合输出。0030四、嵌入式微处理器模块14，如图3所示，图3是本装置的嵌入式微处理器的连接示意图。它接收来自外部的按键信号，通过控制按钮和液晶显示器实现简单的人机交互。在本装置中，FPGA和按键KEY通过PIO接口挂接在CPU的总线上，其他组件则直接与各自的CPU的接口总线相连。0031下面。

20、结合图4详细叙述CPU程序的工作过程。如图4所示，程序的具体工作步骤如下410程序开始；411初始化软、硬件参数；412检控外部按键中断；413判断按键的位置，并将代表按键位置的值做相应的改变；414等待确认键；415分析需要显示的参数类型；416发送显示命令，写入FPGA的接收RAM；417等待FPGA将显示数据准备好；418从FPGA发送RAM里读取供显示的数据，驱动液晶显示；419结束。0032五、液晶显示器15液晶显示器采用中文字库液晶显示模块，通过PIO口挂接在CPU存储器总线上。通过NIOS控制液晶的显示。说明书CN101982981ACN101982984A1/4页7图1说明书附图CN101982981ACN101982984A2/4页8图2说明书附图CN101982981ACN101982984A3/4页9图3说明书附图CN101982981ACN101982984A4/4页10图4说明书附图CN101982981A。

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