控制阈值电压特性的CMOSFETS器件结构及其制造方法.pdf

摘要
申请专利号：	CN200910089597.0	申请日：	2009.07.22
公开号：	CN101964345A	公开日：	2011.02.02
当前法律状态：	授权	有效性：	有权
法律详情：	授权\|\|\|实质审查的生效IPC(主分类):H01L 27/092申请日:20090722\|\|\|公开
IPC分类号：	H01L27/092; H01L21/8238; H01L21/283	主分类号：	H01L27/092
申请人：	中国科学院微电子研究所
发明人：	王文武; 朱慧珑; 陈世杰; 陈大鹏
地址：	100029 北京市朝阳区北土城西路3号
优先权：
专利代理机构：	中科专利商标代理有限责任公司 11021	代理人：	周国城
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内容摘要

本发明公开了一种利用界面偶极子控制阈值电压特性的CMOSFETs器件结构及其制造方法。在CMOS器件栅叠层中的高k栅介质层内部插入一层极薄多晶硅层或者非晶硅层或者SiO2层，利用该极薄帽层在高k栅介质层内部形成的界面偶极子来调节器件的阈值电压。通过采取该工艺，在不明显增加器件的EOT的情况下，可以有效地控制CMOS器件的阈值电压。

权利要求书

1：一种利用界面偶极子控制阈值电压特性的 CMOSFETs 器件结构，其特征在于，该结构包括：硅衬底；在硅衬底上生长的 SiO2 界面层；在 SiO2 界面层上沉积的第一层高 k 栅介质层；在高 k 栅介质层上沉积的极薄帽层；在高 k 栅介质层 / 极薄帽层结构上沉积的第二层高 k 栅介质层；在高 k 栅介质层 / 极薄帽层 / 高 k 栅介质叠层上沉积的金属栅电极层。
2：根据权利要求 1 所述的利用界面偶极子控制阈值电压特性的 CMOSFETs 器件结构，其特征在于，所述 SiO2 界面层的厚度为 0.3nm ～ 1nm。
3：根据权利要求 1 所述的利用界面偶极子控制阈值电压特性的 CMOSFETs 器件结构，其特征在于，所述极薄帽层是极薄多晶硅层或者非晶硅层或者 SiO2 层，该极薄帽层被沉积于两层或者多层不同种类的高 k 栅介质层之间，厚度在 0.1nm ～ 5nm 之间。
4：根据权利要求 1 所述的利用界面偶极子控制阈值电压特性的 CMOSFETs 器件结构，其特征在于，所述高 k 栅介质层包含两层高 k 栅介质结构及多层高 k 栅介质结构。
5：根据权利要求 1 所述的利用界面偶极子控制阈值电压特性的 CMOSFETs 器件结构，其特征在于，所述金属栅电极包含一层栅电极结构及多层栅电极结构。
6：根据权利要求 1 所述的利用界面偶极子控制阈值电压特性的 CMOSFETs 器件结构，其特征在于，所述高 k 栅介质层包含以下材料中的至少一种： HfO2、 HfSiOx、 HfON、 HfSiON、 HfAlOx、 Al2O3、 ZrO2、 ZrSiOx、 Ta2O5、 La2O3、 HfLaOx、 LaAlOx、 LaSiOx、 Y2O3、 AlN、以上所述材料的氮化物、以上所述材料的氮氧化物、其他稀土元素氧化物、其他稀土元素氮化物、 SiNx、 SiON、以及它们的组合。
7：根据权利要求 1 所述的利用界面偶极子控制阈值电压特性的 CMOSFETs 器件结构，其特征在于，所述金属栅电极材料层包含以下材料中的至少一种： TiN、 TaN、 MoN、 HfN、 TaAlN、 TiAlN、 MoAlN、 HfAlN、 TaYbN、 TaErN、 TaTbN、 TaC、 HfC、 TaSiC、 HfSiC、 Pt、 Ru、 Ir、 W、 Mo、 Re、 RuOx、 RuTax、 HfRux、多晶硅和金属硅化物，及其它们的组合。
8：一种制造利用界面偶极子控制阈值电压特性的 CMOSFETs 器件结构的方法，其特征在于，该方法包括：在硅衬底上生长 SiO2 界面层；在 SiO2 界面层上沉积第一层高 k 栅介质层；在高 k 栅介质层上沉积极薄帽层；在高 k 栅介质层 / 极薄帽层结构上沉积第二层高 k 栅介质层；在高 k 栅介质层 / 极薄帽层 / 高 k 栅介质叠层上沉积金属栅电极层。
9：根据权利要求 8 所述的制造利用界面偶极子控制阈值电压特性的 CMOSFETs 器件结构的方法，其特征在于，所述 SiO2 界面层的厚度为 0.3nm ～ 1nm。
10：根据权利要求 8 所述的制造利用界面偶极子控制阈值电压特性的 CMOSFETs 器件结构的方法，其特征在于，该方法在 CMOS 器件中引入的高 k 栅介质层为两层或者多层结构，在第一层高 k 栅介质层上沉积极薄帽层，通过该极薄帽层的引入，在极薄帽层与上下高 k 栅介质层的界面处形成大小不同的界面偶极子，通过界面偶极子的极性及大小调节能够有效地 2 控制器件的阈值电压。
11：根据权利要求 10 所述的制造利用界面偶极子控制阈值电压特性的 CMOSFETs 器件结构的方法，其特征在于，所述极薄帽层是极薄多晶硅层或者非晶硅层或者 SiO2 层，该极薄帽层是被沉积于两层或者多层不同种类的高 k 栅介质层之间，所使用的方法包括：物理沉积、化学气相沉积或原子层沉积。
12：根据权利要求 10 所述的制造利用界面偶极子控制阈值电压特性的 CMOSFETs 器件结构的方法，其特征在于，所述极薄帽层的厚度在 0.1nm ～ 5nm 之间。
13：根据权利要求 8 所述的制造利用界面偶极子控制阈值电压特性的 CMOSFETs 器件结构的方法，其特征在于，所述高 k 栅介质层包含两层高 k 栅介质结构及多层高 k 栅介质结构。
14：根据权利要求 8 所述的制造利用界面偶极子控制阈值电压特性的 CMOSFETs 器件结构的方法，其特征在于，所述金属栅电极包含一层栅电极结构及多层栅电极结构。
15：根据权利要求 8 所述的制造利用界面偶极子控制阈值电压特性的 CMOSFETs 器件结构的方法，其特征在于，所述高 k 栅介质层包含以下材料中的至少一种： HfO2、 HfSiOx、 HfON、 HfSiON、 HfAlOx、 Al2O3、 ZrO2、 ZrSiOx、 Ta2O5、 La2O3、 HfLaOx、 LaAlOx、 LaSiOx、 Y2O3、 AlN、以上所述材料的氮化物、以上所述材料的氮氧化物、其他稀土元素氧化物、其他稀土元素氮化物、 SiNx、 SiON、以及它们的组合。
16：根据权利要求 8 所述的制造利用界面偶极子控制阈值电压特性的 CMOSFETs 器件结构的方法，其特征在于，所述金属栅电极材料层包含以下材料中的至少一种： TiN、 TaN、 MoN、 HfN、 TaAlN、 TiAlN、 MoAlN、 HfAlN、 TaYbN、 TaErN、 TaTbN、 TaC、 HfC、 TaSiC、 HfSiC、 Pt、 Ru、 Ir、 W、 Mo、 Re、 RuOx、 RuTax、 HfRux、多晶硅和金属硅化物，及其它们的组合。

说明书

控制阈值电压特性的 CMOSFETs 器件结构及其制造方法
    技术领域本发明涉及纳米工艺 CMOS 技术中的高 k 栅介质和金属栅结构技术领域，尤其涉及一种利用界面偶极子来控制阈值电压特性的 CMOSFETs 器件结构及其制造方法。
     背景技术作为微电子技术核心的 CMOS 技术已经成为现代电子产品中的支撑力量。随着 CMOS 器件特征尺寸的不断减小，作为 CMOS 器件栅介质材料的 SiO2 的物理厚度已逐渐临近极限。同时，由多晶硅栅电极引起的多晶硅耗尽效应、过高的栅电阻、掺杂硼原子扩散等问题也变的越来越严重。这些问题都将有待新材料、新工艺、及新器件结构的开发与优化来解决。
     Intel 共同创始人高登·摩尔说，采用高介电常数栅介质材料和金属栅电极材料，标志着从推出多晶硅栅 MOS 晶体管以来，晶体管技术的一个最大的突破，具有里程碑作用。高 k 栅介质材料的引入可以保证在同等 EOT 的情况下，有效地增加栅介质的物理厚度，这可
     使得隧穿电流得到有效的抑制；金属栅电极材料的引入不仅消除了多晶硅栅电极的耗尽效应和掺杂原子扩散问题，而且还有效地降低了栅电极的电阻，并解决了高 k 栅介质材料与多晶硅栅之间的不兼容问题。
     目前，有关高 k 栅介质材料的研究已取得了一定的进展。有研究小组报道，通过界面控制和成膜工艺优化，可以获得超薄 (EOT ： 0.5nm，物理厚度： 2.4nm)、低漏电流 (Jg ： 10A/ 2 cm ) 的 HfO2 高 k 栅介质绝缘膜。单纯从高 k 栅介质薄膜制备工艺的角度来说，这一成果已处于国际领先地位。然而通过器件性能测试发现，随着 EOT 的极度减小 ( ～ 0.5nm)，平带电压 (Vfb) 非常明显地向硅的带隙中间值附近偏移，这主要是由于高 k 栅介质和金属栅电极的兼容性问题和热稳定性问题造成的，并会极大的增加器件的功耗。有研究小组报道， Vfb 的异常偏移现象是由于栅电极 / 高 k 栅介质间的特殊界面特性造成的，例如，多晶硅栅 /HfO2 界面处 Si-Hf 键的形成引起的费米能级钉扎效应、金属栅 / 高 k 栅介质界面及高 k 栅介质 /SiO2 界面处偶极子的形成引起的费米能级钉扎效应等。显然，金属栅 / 高 k 栅介质结构 CMOS 器件的阈值电压控制技术研究并不只是和金属栅材料本身的功函数有关，而是要把金属栅 / 高 k 栅介质结构作为一个整体来研究，并要充分利用栅叠层结构的界面偶极子效应来调节器件的阈值电压。发明内容 ( 一 ) 要解决的技术问题
     有鉴于此，本发明的主要目的是提供一种利用界面偶极子控制阈值电压特性的 CMOSFETs 器件结构及其制造方法，以有效地控制 CMOS 器件的阈值电压。
     ( 二 ) 技术方案
     为达到上述目的的一个方面，本发明提供了一种利用界面偶极子控制阈值电压特性的 CMOSFETs 器件结构，该结构包括：
     硅衬底；
     在硅衬底上生长的 SiO2 界面层；
     在 SiO2 界面层上沉积的第一层高 k 栅介质层；
     在高 k 栅介质层上沉积的极薄帽层；
     在高 k 栅介质层 / 极薄帽层结构上沉积的第二层高 k 栅介质层；
     在高 k 栅介质层 / 极薄帽层 / 高 k 栅介质叠层上沉积的金属栅电极层。
     上述方案中，所述 SiO2 界面层的厚度为 0.3nm ～ 1nm。
     上述方案中，所述极薄帽层是极薄多晶硅层或者非晶硅层或者 SiO2 层，该极薄帽层被沉积于两层或者多层不同种类的高 k 栅介质层之间，厚度在 0.1nm ～ 5nm 之间。
     上述方案中，所述高 k 栅介质层包含两层高 k 栅介质结构及多层高 k 栅介质结构。
     上述方案中，所述金属栅电极包含一层栅电极结构及多层栅电极结构。
     上述方案中，所述高 k 栅介质层包含以下材料中的至少一种： HfO2、 HfSiOx、 HfON、 HfSiON、 HfAlOx、 Al2O3、 ZrO2、 ZrSiOx、 Ta2O5、 La2O3、 HfLaOx、 LaAlOx、 LaSiOx、 Y2O3、 AlN、以上所述材料的氮化物、以上所述材料的氮氧化物、其他稀土元素氧化物、其他稀土元素氮化物、 SiNx、 SiON、以及它们的组合。
     上述方案中，所述金属栅电极材料层包含以下材料中的至少一种： TiN、 TaN、 MoN、 HfN、 TaAlN、 TiAlN、 MoAlN、 HfAlN、 TaYbN、 TaErN、 TaTbN、 TaC、 HfC、 TaSiC、 HfSiC、 Pt、 Ru、 Ir、 W、 Mo、 Re、 RuOx、 RuTax、 HfRux、多晶硅和金属硅化物，及其它们的组合。
     为达到上述目的的一个方面，本发明提供了一种制造利用界面偶极子控制阈值电压特性的 CMOSFETs 器件结构的方法，该方法包括：
     在硅衬底上生长 SiO2 界面层；
     在 SiO2 界面层上沉积第一层高 k 栅介质层；
     在高 k 栅介质层上沉积极薄帽层；
     在高 k 栅介质层 / 极薄帽层结构上沉积第二层高 k 栅介质层；
     在高 k 栅介质层 / 极薄帽层 / 高 k 栅介质叠层上沉积金属栅电极层。
     上述方案中，所述 SiO2 界面层的厚度为 0.3nm ～ 1nm。
     上述方案中，该方法在 CMOS 器件中引入的高 k 栅介质层为两层或者多层结构，在第一层高 k 栅介质层上沉积极薄帽层，通过该极薄帽层的引入，在极薄帽层与上下高 k 栅介质层的界面处形成大小不同的界面偶极子，通过界面偶极子的极性及大小调节能够有效地控制器件的阈值电压。
     上述方案中，所述极薄帽层是极薄多晶硅层或者非晶硅层或者 SiO2 层，该极薄帽层是被沉积于两层或者多层不同种类的高 k 栅介质层之间，所使用的方法包括：物理沉积、化学气相沉积或原子层沉积。
     上述方案中，所述极薄帽层的厚度在 0.1nm ～ 5nm 之间。
     上述方案中，所述高 k 栅介质层包含两层高 k 栅介质结构及多层高 k 栅介质结构。
     上述方案中，所述金属栅电极包含一层栅电极结构及多层栅电极结构。
     上述方案中，所述高 k 栅介质层包含以下材料中的至少一种： HfO2、 HfSiOx、 HfON、 HfSiON、 HfAlOx、 Al2O3、 ZrO2、 ZrSiOx、 Ta2O5、 La2O3、 HfLaOx、 LaAlOx、 LaSiOx、 Y2O3、 AlN、以上所述材料的氮化物、以上所述材料的氮氧化物、其他稀土元素氧化物、其他稀土元素氮化物、SiNx、 SiON、以及它们的组合。
     上述方案中，所述金属栅电极材料层包含以下材料中的至少一种： TiN、 TaN、 MoN、 HfN、 TaAlN、 TiAlN、 MoAlN、 HfAlN、 TaYbN、 TaErN、 TaTbN、 TaC、 HfC、 TaSiC、 HfSiC、 Pt、 Ru、 Ir、 W、 Mo、 Re、 RuOx、 RuTax、 HfRux、多晶硅和金属硅化物，及其它们的组合。
     ( 三 ) 有益效果
     本发明提供的这种利用界面偶极子控制阈值电压特性的 CMOSFETs 器件结构及其制造方法，是在 CMOS 器件的高 k 栅介质层内部插入极薄多晶硅层或者非晶硅层或者 SiO2 层，利用该极薄帽层在高 k 栅介质层内部形成的界面偶极子来调节器件的阈值电压。通过采取该工艺，在不明显增加器件的 EOT 的情况下，可以有效地控制 CMOS 器件的阈值电压。附图说明
     图 1 本发明提供的制造利用界面偶极子控制阈值电压特性的 CMOSFETs 器件结构的方法流程图；
     图 2 至图 11 是依照本发明实施例制造利用界面偶极子控制阈值电压特性的 CMOSFETs 器件结构的工艺流程图。具体实施方式为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
     本发明提供的这种利用界面偶极子控制阈值电压特性的 CMOSFETs 器件结构及其制造方法，是在 CMOS 器件栅叠层中的高 k 栅介质层内部插入一层极薄多晶硅层或者非晶硅层或者 SiO2 层，利用该极薄帽层在高 k 栅介质层内部形成的界面偶极子来调节器件的阈值电压。
     具体方法是，在两层或者多层高 k 栅介质层内部沉积一层极薄的多晶硅层或者非晶硅层或者 SiO2 层，该极薄帽层会在随后的高温热退火工艺下部分或者全部转化为 SiO2 或者 M( 金属 )-Si-O 多元化合物界面层，该界面层会与位于其上部和下部的高 k 栅介质层形成界面偶极子，这些偶极子不仅可以抵消掉导致 Vfb 向中间带隙偏移的 Si 衬底 /SiO2 界面层 / 第一层高 k 栅介质层结构中的固有的界面偶极子 ( 该固有的界面偶极子会导致阈值电压特性变差 )，而且还可以增强对 CMOS 器件有利的附加界面偶极子，这样在不明显增加器件 EOT 的情况下，可以有效地优化 CMOS 器件的阈值电压。
     如图 1 所示，图 1 本发明提供的制造利用界面偶极子控制阈值电压特性的 CMOSFETs 器件结构的方法流程图，该方法包括：
     步骤 1 ：在硅衬底上生长 SiO2 界面层；
     步骤 2 ：在 SiO2 界面层上沉积第一层高 k 栅介质层；
     步骤 3 ：在高 k 栅介质层上沉积极薄帽层；
     步骤 4 ：在高 k 栅介质层 / 极薄帽层结构上沉积第二层高 k 栅介质层；
     步骤 5 ：在高 k 栅介质层 / 极薄帽层 / 高 k 栅介质叠层上沉积金属栅电极层。
     图 2 至图 11 示出了依照本发明实施例制造利用界面偶极子控制阈值电压特性的 CMOSFETs 器件结构的工艺流程图。
     如图 2 所示，在已做好前期工艺处理的硅衬底上生长 0.5nm 厚的 SiO2 界面层。
     如图 3 所示，在 SiO2 界面层上沉积 3nm 厚的第一层高 k 栅介质层 HfO2。
     如图 4 所示，在 HfO2 高 k 栅介质层上沉积一层极薄的多晶硅层或者 SiO2 层。
     如图 5 所示，在极薄的多晶硅层或者 SiO2 层上沉积第二层 HfAlOx 高 k 栅介质层 ( 第一层高 k 栅介质层和第二层高 k 栅介质层为不同种材料 )。
     如图 6 所示，将第二区域内的高 k 栅介质层 2/ 极薄多晶硅层或者 SiO2 层 / 高 k 栅介质层 1 去除。
     如图 7 所示，在第二区域内沉积第三高 k 栅介质层 HfO2( 第三高 k 栅介质层和第一高 k 栅介质和第二高 k 栅介质层即可以是同种材料，也可以是不同的材料 )。
     如图 8 所示，在第三高 k 栅介质层 HfO2 上沉积极薄多晶硅层或者 SiO2 层。
     如图 9 所示，在第二区域内的极薄帽层上沉积第四高 k 栅介质层 La2O3( 第四高 k 栅介质层和第一高 k 栅介质和第二高 k 栅介质层即可以是同种材料，也可以是不同的材料 )。
     如图 10 所示，在第一区域和第二区域分别沉积 TiAlN 金属栅电极 1 和 TiN 金属栅电极 2( 金属栅电极 1 和金属栅电极 2 即可以是同种材料，也可以是不同的材料 )
     如图 11 所示，对样品进行图形和其他工艺加工，制备 CMOSFETs 器件。以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

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1、10申请公布号CN101964345A43申请公布日20110202CN101964345ACN101964345A21申请号200910089597022申请日20090722H01L27/092200601H01L21/8238200601H01L21/28320060171申请人中国科学院微电子研究所地址100029北京市朝阳区北土城西路3号72发明人王文武朱慧珑陈世杰陈大鹏74专利代理机构中科专利商标代理有限责任公司11021代理人周国城54发明名称控制阈值电压特性的CMOSFETS器件结构及其制造方法57摘要本发明公开了一种利用界面偶极子控制阈值电压特性的CMOSFETS器件结构及其。

2、制造方法。在CMOS器件栅叠层中的高K栅介质层内部插入一层极薄多晶硅层或者非晶硅层或者SIO2层，利用该极薄帽层在高K栅介质层内部形成的界面偶极子来调节器件的阈值电压。通过采取该工艺，在不明显增加器件的EOT的情况下，可以有效地控制CMOS器件的阈值电压。51INTCL19中华人民共和国国家知识产权局12发明专利申请权利要求书2页说明书4页附图4页CN101964346A1/2页21一种利用界面偶极子控制阈值电压特性的CMOSFETS器件结构，其特征在于，该结构包括硅衬底；在硅衬底上生长的SIO2界面层；在SIO2界面层上沉积的第一层高K栅介质层；在高K栅介质层上沉积的极薄帽层；在高K栅介质层。

3、/极薄帽层结构上沉积的第二层高K栅介质层；在高K栅介质层/极薄帽层/高K栅介质叠层上沉积的金属栅电极层。2根据权利要求1所述的利用界面偶极子控制阈值电压特性的CMOSFETS器件结构，其特征在于，所述SIO2界面层的厚度为03NM1NM。3根据权利要求1所述的利用界面偶极子控制阈值电压特性的CMOSFETS器件结构，其特征在于，所述极薄帽层是极薄多晶硅层或者非晶硅层或者SIO2层，该极薄帽层被沉积于两层或者多层不同种类的高K栅介质层之间，厚度在01NM5NM之间。4根据权利要求1所述的利用界面偶极子控制阈值电压特性的CMOSFETS器件结构，其特征在于，所述高K栅介质层包含两层高K栅介质结构及。

4、多层高K栅介质结构。5根据权利要求1所述的利用界面偶极子控制阈值电压特性的CMOSFETS器件结构，其特征在于，所述金属栅电极包含一层栅电极结构及多层栅电极结构。6根据权利要求1所述的利用界面偶极子控制阈值电压特性的CMOSFETS器件结构，其特征在于，所述高K栅介质层包含以下材料中的至少一种HFO2、HFSIOX、HFON、HFSION、HFALOX、AL2O3、ZRO2、ZRSIOX、TA2O5、LA2O3、HFLAOX、LAALOX、LASIOX、Y2O3、ALN、以上所述材料的氮化物、以上所述材料的氮氧化物、其他稀土元素氧化物、其他稀土元素氮化物、SINX、SION、以及它们的组合。7。

5、根据权利要求1所述的利用界面偶极子控制阈值电压特性的CMOSFETS器件结构，其特征在于，所述金属栅电极材料层包含以下材料中的至少一种TIN、TAN、MON、HFN、TAALN、TIALN、MOALN、HFALN、TAYBN、TAERN、TATBN、TAC、HFC、TASIC、HFSIC、PT、RU、IR、W、MO、RE、RUOX、RUTAX、HFRUX、多晶硅和金属硅化物，及其它们的组合。8一种制造利用界面偶极子控制阈值电压特性的CMOSFETS器件结构的方法，其特征在于，该方法包括在硅衬底上生长SIO2界面层；在SIO2界面层上沉积第一层高K栅介质层；在高K栅介质层上沉积极薄帽层；在高K栅。

6、介质层/极薄帽层结构上沉积第二层高K栅介质层；在高K栅介质层/极薄帽层/高K栅介质叠层上沉积金属栅电极层。9根据权利要求8所述的制造利用界面偶极子控制阈值电压特性的CMOSFETS器件结构的方法，其特征在于，所述SIO2界面层的厚度为03NM1NM。10根据权利要求8所述的制造利用界面偶极子控制阈值电压特性的CMOSFETS器件结构的方法，其特征在于，该方法在CMOS器件中引入的高K栅介质层为两层或者多层结构，在第一层高K栅介质层上沉积极薄帽层，通过该极薄帽层的引入，在极薄帽层与上下高K栅介质层的界面处形成大小不同的界面偶极子，通过界面偶极子的极性及大小调节能够有效地权利要求书CN101964。

7、345ACN101964346A2/2页3控制器件的阈值电压。11根据权利要求10所述的制造利用界面偶极子控制阈值电压特性的CMOSFETS器件结构的方法，其特征在于，所述极薄帽层是极薄多晶硅层或者非晶硅层或者SIO2层，该极薄帽层是被沉积于两层或者多层不同种类的高K栅介质层之间，所使用的方法包括物理沉积、化学气相沉积或原子层沉积。12根据权利要求10所述的制造利用界面偶极子控制阈值电压特性的CMOSFETS器件结构的方法，其特征在于，所述极薄帽层的厚度在01NM5NM之间。13根据权利要求8所述的制造利用界面偶极子控制阈值电压特性的CMOSFETS器件结构的方法，其特征在于，所述高K栅介质层。

8、包含两层高K栅介质结构及多层高K栅介质结构。14根据权利要求8所述的制造利用界面偶极子控制阈值电压特性的CMOSFETS器件结构的方法，其特征在于，所述金属栅电极包含一层栅电极结构及多层栅电极结构。15根据权利要求8所述的制造利用界面偶极子控制阈值电压特性的CMOSFETS器件结构的方法，其特征在于，所述高K栅介质层包含以下材料中的至少一种HFO2、HFSIOX、HFON、HFSION、HFALOX、AL2O3、ZRO2、ZRSIOX、TA2O5、LA2O3、HFLAOX、LAALOX、LASIOX、Y2O3、ALN、以上所述材料的氮化物、以上所述材料的氮氧化物、其他稀土元素氧化物、其他稀土元。

9、素氮化物、SINX、SION、以及它们的组合。16根据权利要求8所述的制造利用界面偶极子控制阈值电压特性的CMOSFETS器件结构的方法，其特征在于，所述金属栅电极材料层包含以下材料中的至少一种TIN、TAN、MON、HFN、TAALN、TIALN、MOALN、HFALN、TAYBN、TAERN、TATBN、TAC、HFC、TASIC、HFSIC、PT、RU、IR、W、MO、RE、RUOX、RUTAX、HFRUX、多晶硅和金属硅化物，及其它们的组合。权利要求书CN101964345ACN101964346A1/4页4控制阈值电压特性的CMOSFETS器件结构及其制造方法技术领域0001本发明涉。

10、及纳米工艺CMOS技术中的高K栅介质和金属栅结构技术领域，尤其涉及一种利用界面偶极子来控制阈值电压特性的CMOSFETS器件结构及其制造方法。背景技术0002作为微电子技术核心的CMOS技术已经成为现代电子产品中的支撑力量。随着CMOS器件特征尺寸的不断减小，作为CMOS器件栅介质材料的SIO2的物理厚度已逐渐临近极限。同时，由多晶硅栅电极引起的多晶硅耗尽效应、过高的栅电阻、掺杂硼原子扩散等问题也变的越来越严重。这些问题都将有待新材料、新工艺、及新器件结构的开发与优化来解决。0003INTEL共同创始人高登摩尔说，采用高介电常数栅介质材料和金属栅电极材料，标志着从推出多晶硅栅MOS晶体管以来，。

11、晶体管技术的一个最大的突破，具有里程碑作用。高K栅介质材料的引入可以保证在同等EOT的情况下，有效地增加栅介质的物理厚度，这可使得隧穿电流得到有效的抑制；金属栅电极材料的引入不仅消除了多晶硅栅电极的耗尽效应和掺杂原子扩散问题，而且还有效地降低了栅电极的电阻，并解决了高K栅介质材料与多晶硅栅之间的不兼容问题。0004目前，有关高K栅介质材料的研究已取得了一定的进展。有研究小组报道，通过界面控制和成膜工艺优化，可以获得超薄EOT05NM，物理厚度24NM、低漏电流JG10A/CM2的HFO2高K栅介质绝缘膜。单纯从高K栅介质薄膜制备工艺的角度来说，这一成果已处于国际领先地位。然而通过器件性能测试发。

12、现，随着EOT的极度减小05NM，平带电压VFB非常明显地向硅的带隙中间值附近偏移，这主要是由于高K栅介质和金属栅电极的兼容性问题和热稳定性问题造成的，并会极大的增加器件的功耗。有研究小组报道，VFB的异常偏移现象是由于栅电极/高K栅介质间的特殊界面特性造成的，例如，多晶硅栅/HFO2界面处SIHF键的形成引起的费米能级钉扎效应、金属栅/高K栅介质界面及高K栅介质/SIO2界面处偶极子的形成引起的费米能级钉扎效应等。显然，金属栅/高K栅介质结构CMOS器件的阈值电压控制技术研究并不只是和金属栅材料本身的功函数有关，而是要把金属栅/高K栅介质结构作为一个整体来研究，并要充分利用栅叠层结构的界面偶。

13、极子效应来调节器件的阈值电压。发明内容0005一要解决的技术问题0006有鉴于此，本发明的主要目的是提供一种利用界面偶极子控制阈值电压特性的CMOSFETS器件结构及其制造方法，以有效地控制CMOS器件的阈值电压。0007二技术方案0008为达到上述目的的一个方面，本发明提供了一种利用界面偶极子控制阈值电压特性的CMOSFETS器件结构，该结构包括说明书CN101964345ACN101964346A2/4页50009硅衬底；0010在硅衬底上生长的SIO2界面层；0011在SIO2界面层上沉积的第一层高K栅介质层；0012在高K栅介质层上沉积的极薄帽层；0013在高K栅介质层/极薄帽层结构上。

14、沉积的第二层高K栅介质层；0014在高K栅介质层/极薄帽层/高K栅介质叠层上沉积的金属栅电极层。0015上述方案中，所述SIO2界面层的厚度为03NM1NM。0016上述方案中，所述极薄帽层是极薄多晶硅层或者非晶硅层或者SIO2层，该极薄帽层被沉积于两层或者多层不同种类的高K栅介质层之间，厚度在01NM5NM之间。0017上述方案中，所述高K栅介质层包含两层高K栅介质结构及多层高K栅介质结构。0018上述方案中，所述金属栅电极包含一层栅电极结构及多层栅电极结构。0019上述方案中，所述高K栅介质层包含以下材料中的至少一种HFO2、HFSIOX、HFON、HFSION、HFALOX、AL2O3、。

15、ZRO2、ZRSIOX、TA2O5、LA2O3、HFLAOX、LAALOX、LASIOX、Y2O3、ALN、以上所述材料的氮化物、以上所述材料的氮氧化物、其他稀土元素氧化物、其他稀土元素氮化物、SINX、SION、以及它们的组合。0020上述方案中，所述金属栅电极材料层包含以下材料中的至少一种TIN、TAN、MON、HFN、TAALN、TIALN、MOALN、HFALN、TAYBN、TAERN、TATBN、TAC、HFC、TASIC、HFSIC、PT、RU、IR、W、MO、RE、RUOX、RUTAX、HFRUX、多晶硅和金属硅化物，及其它们的组合。0021为达到上述目的的一个方面，本发明提供了。

16、一种制造利用界面偶极子控制阈值电压特性的CMOSFETS器件结构的方法，该方法包括0022在硅衬底上生长SIO2界面层；0023在SIO2界面层上沉积第一层高K栅介质层；0024在高K栅介质层上沉积极薄帽层；0025在高K栅介质层/极薄帽层结构上沉积第二层高K栅介质层；0026在高K栅介质层/极薄帽层/高K栅介质叠层上沉积金属栅电极层。0027上述方案中，所述SIO2界面层的厚度为03NM1NM。0028上述方案中，该方法在CMOS器件中引入的高K栅介质层为两层或者多层结构，在第一层高K栅介质层上沉积极薄帽层，通过该极薄帽层的引入，在极薄帽层与上下高K栅介质层的界面处形成大小不同的界面偶极子，。

17、通过界面偶极子的极性及大小调节能够有效地控制器件的阈值电压。0029上述方案中，所述极薄帽层是极薄多晶硅层或者非晶硅层或者SIO2层，该极薄帽层是被沉积于两层或者多层不同种类的高K栅介质层之间，所使用的方法包括物理沉积、化学气相沉积或原子层沉积。0030上述方案中，所述极薄帽层的厚度在01NM5NM之间。0031上述方案中，所述高K栅介质层包含两层高K栅介质结构及多层高K栅介质结构。0032上述方案中，所述金属栅电极包含一层栅电极结构及多层栅电极结构。0033上述方案中，所述高K栅介质层包含以下材料中的至少一种HFO2、HFSIOX、HFON、HFSION、HFALOX、AL2O3、ZRO2、。

18、ZRSIOX、TA2O5、LA2O3、HFLAOX、LAALOX、LASIOX、Y2O3、ALN、以上所述材料的氮化物、以上所述材料的氮氧化物、其他稀土元素氧化物、其他稀土元素氮化物、说明书CN101964345ACN101964346A3/4页6SINX、SION、以及它们的组合。0034上述方案中，所述金属栅电极材料层包含以下材料中的至少一种TIN、TAN、MON、HFN、TAALN、TIALN、MOALN、HFALN、TAYBN、TAERN、TATBN、TAC、HFC、TASIC、HFSIC、PT、RU、IR、W、MO、RE、RUOX、RUTAX、HFRUX、多晶硅和金属硅化物，及其它们。

19、的组合。0035三有益效果0036本发明提供的这种利用界面偶极子控制阈值电压特性的CMOSFETS器件结构及其制造方法，是在CMOS器件的高K栅介质层内部插入极薄多晶硅层或者非晶硅层或者SIO2层，利用该极薄帽层在高K栅介质层内部形成的界面偶极子来调节器件的阈值电压。通过采取该工艺，在不明显增加器件的EOT的情况下，可以有效地控制CMOS器件的阈值电压。附图说明0037图1本发明提供的制造利用界面偶极子控制阈值电压特性的CMOSFETS器件结构的方法流程图；0038图2至图11是依照本发明实施例制造利用界面偶极子控制阈值电压特性的CMOSFETS器件结构的工艺流程图。具体实施方式0039为使本。

20、发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。0040本发明提供的这种利用界面偶极子控制阈值电压特性的CMOSFETS器件结构及其制造方法，是在CMOS器件栅叠层中的高K栅介质层内部插入一层极薄多晶硅层或者非晶硅层或者SIO2层，利用该极薄帽层在高K栅介质层内部形成的界面偶极子来调节器件的阈值电压。0041具体方法是，在两层或者多层高K栅介质层内部沉积一层极薄的多晶硅层或者非晶硅层或者SIO2层，该极薄帽层会在随后的高温热退火工艺下部分或者全部转化为SIO2或者M金属SIO多元化合物界面层，该界面层会与位于其上部和下部的高K栅介质层形成界面偶极。

21、子，这些偶极子不仅可以抵消掉导致VFB向中间带隙偏移的SI衬底/SIO2界面层/第一层高K栅介质层结构中的固有的界面偶极子该固有的界面偶极子会导致阈值电压特性变差，而且还可以增强对CMOS器件有利的附加界面偶极子，这样在不明显增加器件EOT的情况下，可以有效地优化CMOS器件的阈值电压。0042如图1所示，图1本发明提供的制造利用界面偶极子控制阈值电压特性的CMOSFETS器件结构的方法流程图，该方法包括0043步骤1在硅衬底上生长SIO2界面层；0044步骤2在SIO2界面层上沉积第一层高K栅介质层；0045步骤3在高K栅介质层上沉积极薄帽层；0046步骤4在高K栅介质层/极薄帽层结构上沉积。

22、第二层高K栅介质层；0047步骤5在高K栅介质层/极薄帽层/高K栅介质叠层上沉积金属栅电极层。0048图2至图11示出了依照本发明实施例制造利用界面偶极子控制阈值电压特性的CMOSFETS器件结构的工艺流程图。说明书CN101964345ACN101964346A4/4页70049如图2所示，在已做好前期工艺处理的硅衬底上生长05NM厚的SIO2界面层。0050如图3所示，在SIO2界面层上沉积3NM厚的第一层高K栅介质层HFO2。0051如图4所示，在HFO2高K栅介质层上沉积一层极薄的多晶硅层或者SIO2层。0052如图5所示，在极薄的多晶硅层或者SIO2层上沉积第二层HFALOX高K栅介。

23、质层第一层高K栅介质层和第二层高K栅介质层为不同种材料。0053如图6所示，将第二区域内的高K栅介质层2/极薄多晶硅层或者SIO2层/高K栅介质层1去除。0054如图7所示，在第二区域内沉积第三高K栅介质层HFO2第三高K栅介质层和第一高K栅介质和第二高K栅介质层即可以是同种材料，也可以是不同的材料。0055如图8所示，在第三高K栅介质层HFO2上沉积极薄多晶硅层或者SIO2层。0056如图9所示，在第二区域内的极薄帽层上沉积第四高K栅介质层LA2O3第四高K栅介质层和第一高K栅介质和第二高K栅介质层即可以是同种材料，也可以是不同的材料。0057如图10所示，在第一区域和第二区域分别沉积TIA。

24、LN金属栅电极1和TIN金属栅电极2金属栅电极1和金属栅电极2即可以是同种材料，也可以是不同的材料0058如图11所示，对样品进行图形和其他工艺加工，制备CMOSFETS器件。0059以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。说明书CN101964345ACN101964346A1/4页8图1图2图3说明书附图CN101964345ACN101964346A2/4页9图4图5图6说明书附图CN101964345ACN101964346A3/4页10图7图8图9说明书附图CN101964345ACN101964346A4/4页11图10图11说明书附图CN101964345A。

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