核心电源电压的供应方法、存储器阵列电路及集成电路 【技术领域】
本发明是关于核心(正)电源电压(core positive voltage supply；CVDD)供应电路与方法，用以提供核心电源电压CVDD至静态随机存取存储器(SRAM)阵列(也称为SRAM阵列电路)中。SRAM阵列时常被嵌入在目前具有外挂式逻辑电路、巨集单元(例如处理器与数字信号处理器(DSP))、模拟前端或是其他电路的集成电路中。硅晶自动编辑器(silicon compilers)或是类似自动化设计工具通常被用来设计(specify)SRAM阵列。随着半导体工艺技术的发展，电路编译工具越来越被广泛使用，理论上使用此电路编译工具生产的SRAM设计，都不需要重新设计而能够在不同的工艺中被重复使用和缩放(scalable)以便增强效能。传统SRAM阵列和嵌入式SRAM阵列的核心电源电压都需要一固定电压，而这个参数也必然地限制电源电压VDD中可允许的压降，因而在电源电压VDD最小值(即最小电源电压VDD_min)上会设有一固定的限制。本发明提供一种改良式电路及方法，用以有效地提供一个可重复使用和可缩放(scalable)的高效节能SRAM阵列，并能在提供足够的静态噪声容限(SNM)给SRAM存储单元的同时，进一步降低最小电源电压VDD_min。
背景技术
在集成电路中，功率消耗和电源管理是一个越来越重要的问题。随着越来越多的电子装置(例如便携式装置)被制造成由电池供电，因此减少功率消耗已经成为一个迫在眉睫的重要问题。
集成电路中也是需要存储装置(storage)的。许多集成电路都需要半永久存储装置来存储各种数据，也越来越多集成电路使用内建(on-board)存储装置。SRAM或是SRAM阵列时常被嵌入在其他逻辑电路、处理器、手机电路或其他功能部件中，以便提供高度整合的单芯片解决方案，有时也称为系统单芯片或是SOICs。
设计方式(或技巧)通常会和允许使用软件电路编译工具(software circuitcompilation tools)的集成电路的设计流程相结合，以便在特定的工艺技术中提供嵌入式SRAM阵列。这些工具使得电路设计者不必重复建立常见且公知的元件。理想上，这些设计通过尺寸缩减“shrinking”或工艺比例缩放(processingscaling)也可在其它工艺技术中重复使用。可缩放(scalable)和可重复使用(reusable)的电路设计能够使得集成电路制造商可以在最小重工(ninimalrework)的情况之下，加快产品上市的时间(time to market)。
随着半导体工艺技术的进步，最小特征尺寸也不断地在缩减。举例而言，从一开始的90纳米工艺发展到65和45纳米，如今32纳米和28纳米工艺已经接近商业化阶段。随着工艺的持续微缩，集成电路中大部分电路的电源电压(VDD)也跟着降低。因为使用最小的电源电压不但能省电还能增加效率，所以对集成电路而言，最小电源电压(VDD_min)这个参数是一个十分重要的效能测量值。随着这个参数的降低，电池供电式应用产品中电路的效用(use)将可大大地提升。对集成电路而言，与日俱增的电池供电式且便携式的应用是十分重要的，例如音乐播放器、手机、移动网页浏览器、PDA、移动电子邮件、膝上型电脑、笔记本电脑、移动电脑、GPS等等。
然而，在传统SRAM阵列(例如使用SRAM编译器生产的SRAM阵列)中，供应至存储单元核心阵列的核心电源电压CVDD具有一些规定，因而限制了降低最小电源电压(VDD_min)可能性。举例来说，在许多传统SRAM设计中，核心电源电压CVDD是被固定且限制在约1.2伏特。如果供应至核心阵列的核心电源电压CVDD和供应至在SRAM存储单元周边并与SRAM存储单元联系的逻辑电路的电源电压VDD之间的压差太大将会导致SRAM产生错误的动作。一般而言，核心电源电压CVDD和电源电压VDD间的电压差(CVDD-VDD)的最大值必须维持在0.35伏特到0.5伏特之间或是更低的范围内。这也表示最小电源电压VDD_min不能被缩减而低于核心电源电压CVDD太多。
图1为一公知SRAM阵列(电路)10的简化方框图。SRAM阵列可为一个单独的集成电路，更典型地说，在现今的应用产品中SRAM可为一个编译设计(compiled design)或是巨集设计(design macro)，例如与其它电路配合的集成电路上的嵌入式存储器。SRAM阵列用以提供一整合系统的静态数据存储。
SRAM阵列是由许多行与列排列而成的多个存储单元组成的。对SRAM阵列进行定址(address)是用以致能(activate)一行字线以便选择某一行存储单元，接着通过一对位线来存取与被致能行交错的存储单元。在图1中，解码器11是用来决定哪一行存储单元被致能以便进行一特定动作。主控制区块15提供多个控制信号。电平移位器(level shifter)13用以将每行字线的解码信号的电平从较低的电源电压VDD增加到较高的核心电源电压CVDD。缓冲器(或驱动器)19，从公知技术可知它可以是反向或非反向的，并且缓冲器19用以驱动SRAM阵列中每行或每条字线。图1中可以看到一个6个晶体管型式的SRAM存储单元18，而存储单元18为组成一个SRAM阵列或子阵列的成千个存储单元中之一。选择电路SEL耦接互补式差动位线BL和BLB，而互补式差动位线BL和BLB通常一列一列地排列并且穿过SRAM阵列到读写区块17中。由公知技术可知，当这个选择电路SEL被使用时，多个静态存储器单元(SRAM cells)所构成的阵列将共用在多个存储单元中的多个差动感侧放大器(未显示)来节省布局(layout)空间。当字线WL在高电位时，存储单元18通过传输栅或存取晶体管(本图指T1与T2)，耦接至互补式差动位线BL和BLB上。在SRAM阵列中，存储单元18通常在位线与字线的交集处存储数据。存储单元18由核心电源电压CVDD所供电，而核心电源电压CVDD会高于电源电压VDD所供电的最小电源电压(VDD_min)。
6个晶体管型式的SRAM存储单元(例如存储单元18)，包括由4个晶体管所构成的闩锁(latch)以及2个存取晶体管。这4个晶体管形成一对相互耦接的反相缓冲器，使得数据值一但被存入存储单元中，反相缓冲器的运行有助于强化这个数据值，而存取晶体管则是能重写并且改变存储在存储单元中的数据值。静态随机存取存储器单元(SRAM cells)与动态随机存取存储器单元(DRAM cells)一样会被排列成多个行和多个列，但是静态随机存取存储单元地面积要比动态随机存取存储单元的面积还大。静态随机存取存储单元与动态随机存取存储单元不同的是不需要刷新，只要电源电压VDD供应核心电源电压CVDD还存在，存储单元中的缓冲器就会持续强化数据，这就是为什么SRAM被称作“静态”随机存取存储器的原因了。电源消失数据就跟着消失这项特性，就某种意义上来说，静态随机存取存储仍然是一种易失性的存储装置。通过将SRAM存储体与外接式(off board)非易失性存储装置或是闪存装置结合，现在的系统已经不需使用动态随机存取存储装置，以避免不断地刷新。尽管永久性存储器(例如闪存)常与静态随机存取存储封装在同一个IC中，以便提供存储装置同时具有SRAM阵列存取时间快的优点与闪存装置的永久非易失性存储器的特点，但在某些系统中由电池作为备用电源的静态随机存取存储器也被当作非易失性存储装置在使用。
图2详细描述一个传统6个晶体管型式的SRAM存储单元18。如传统一样，晶体管P1、P2、M1与M2为PMOS和NMOS晶体管，其中晶体管P1和M1以及晶体管P2和M2分别构成一个反相器，而这两个反相器交互耦合形成一个闩锁式存储存储单元。当耦接至存取晶体管T1与T2的栅极的字线WL在高电位时，存取晶体管T1与T2会导通并将互补式差动位线BL和BLB耦接到存储数据节点C和数据节点C/。
图3用以描述图2中6晶体管式SRAM存储单元的一典型读取周期，互补式差动位线BL和BLB会预先充电到大约等于电源电压VDD。预充电完成后，当字线WL上升到核心电源电压CVDD时，存储器存取周期开始动作。在此第一个图解例中，核心电源电压CVDD与电源电压VDD的压差维持在0.3伏特左右(核心电源电压CVDD值为1.2伏特，最小电源电压VDD_min大约维持在0.9伏特)。因为在读取周期开始前数据节点C/为零电位，当存取闸T2将数据节点C/和位线BLB耦接在一起时，由时序图可以看出位线BLB稍微地在放电，互补式差动位线BL和BLB的电压开始变得不一样(spreadapart)。晶体管P1、P2、N1和N2为一定尺寸，所以在两条互补式差动位线之间逐渐产生差动位线电压。由存储器电路技术得知，此差动电压可以经由耦接至此对差动位线的差动感测放大器(没有显示)被感测和放大，并且感测放大器的读取数据接着从SRAM阵列输出。
图3中表示在读取周期中SRAM存储单元的正确运行时序图。图3中，即使电路在读取存储数据时造成位线电压值的改变，但数据节点C和C/在整个时序图中仍然维持它们的电压值。图3中，核心电源电压CVDD和电源电压VDD之间的偏移电压保持在一个低电位，大约为0.3伏特。这代表着当核心电源电压CVDD固定时，最小电源电压VDD_min不能被缩减。
图4中的时序图用以说明当电源电压VDD低于核心电源电压CVDD太多时，可能发生的错误运行。图4中，互补式差动位线BL和BLB充电到电位比较低的电源电压VDD。在此图中，核心电源电压CVDD和电源电压VDD之间的偏移电压大约为0.5伏特。一开始，数据节点C为高电位而另一个数据节点C/为低电位。如前所述，字线WL的电压会再度上升到核心电源电压CVDD来开始存储器读取周期动作。
然而在这个例子中，位线上被降低的电源电压VDD会对SRAM存储单元的运行产生负面的影响。数据节点C和C/的电压值不但没有维持反而开始“翻转”(flip)。造成此“位元转换”(bit flip)是因为低电位的位线或电源电压VDD干扰了SRAM存储单元中交互耦合闩锁器的存储值。数据已经被改变了。
一个SRAM阵列正常运行时，要有足够的静态噪声容限(SNM)来避免数据错误。为了维持适当的静态噪声容限，大部分传统的SRAM阵列会将电源电压VDD或最小电源电压(VDD_min)限制为核心电源电压CVDD在一特定范围的电压变量，通常电源电压VDD或最小电源电压(VDD_min)会固定于一特定电压之上。因此，如果核心电源电压CVDD维持在1.2伏特，电源电压VDD就要保持在大约0.8伏特到0.9伏特之间(或更高)。SRAM阵列中，在想要降低最小电源电压(VDD_min)的同时，还必须要考虑电源电压VDD是否在足够的电位以维持适当的静态噪声容限(SNM)。有些公知技术的方法是将最小电源电压(VDD_min)和核心电源电压CVDD皆固定在一个单一电压。然而，这些已知的方法却会阻碍将最小电源电压(VDD_min)进一步调降至用以节省电源的理想电位。此外，可重复使用的缩放(scalable)设计现今已实施在典型的集成电路设计方法中，特别是当使用软件工具(例如电路编译器)以及缩小最小特征尺寸的趋势下，建议在更小的半导体工艺技术中，核心电源电压CVDD和电源电压VDD之间的电压差，应该要能增大或缩小。当使用更先进的半导体工艺时，通常都会改良电路性能，而公知技术方法在设计尺寸缩减“shrinks”时，却无法利用到缩放(scaling)这项优点。
为了使SRAM阵列能稳健地运行，改良核心电源电压CVDD和电源电压VDD供应电路及方法的需求不断存在着，目的是要允许改良后的最小电源电压(VDD_min)能使SRAM阵列有足够的静态噪音容限，并且设计出可缩放(scalable)和可重复使用性的SRAM阵列电路。
【发明内容】
本发明实施例提供一种适应性的核心电源电压的供应电路，用以提供核心电源电压至SRAM阵列，并同时能可解决公知技术的问题。
于本发明的一实施例中，核心电源电压的供应电路包括一能带隙参考电压电路，用以供应一对固定的参考电压；一参考电压产生器，用以输出一参考电压，其中参考电压随着一电源电压与一既定偏移电压相总合的电压变化；一电压随耦器，用以供应一核心电源电压至存储单元阵列和多个字线驱动器。电压随耦器与参考电压产生器则用以提供追随参考电压(电源电压加上偏移电压)变化的核心电源电压，直到核心电源电压到达一最大核心电源电压；之后若电源电压继续上升，核心电源电压则仍旧维持在最大核心电源电压。
于本发明的另一实施例中，核心电源电压的供应电路中的参考电压产生器为一分压器。
于本发明的另一实施例中，核心电源电压供应电路的电源电压是可变动的，并且电源电压约在0.6伏特到1.2伏特的范围内。于其它实施例中，供应至存储单元阵列的最大核心电源电压为1.2伏特。
于本发明的核心电源电压的供应方法的一实施例中，核心电源电压会追随电源电压与偏移电压的总合电压，直到核心电源电压到达一最大核心电源电压。于核心电源电压的供应方法的另一实施例中，核心电源电压会追随电源电压与偏移电压的总合电压，直到核心电源电压到达一最大核心电源电压，接着，核心电源电压则维持在电压最大值。于核心电源电压的供应方法的另一实施例中，最大核心电源电压为1.2伏特。
本发明的另一实施例为一集成电路，其具有SRAM阵列，而核心电源电压则用以供电至SRAM阵列中的存储单元与字线驱动器。核心电源电压会追随参考电压(电源电压加上偏移电压)，直到核心电源电压到达一最大核心电源电压；之后若电源电压继续上升，核心电源电压则仍旧维持在最大核心电源电压。于某些实施例中，集成电路中的电源电压为0.6伏特，偏移电压为0.35伏特。
本发明提供一种具有适应性的存储器核心电源电压的供应电路，使SRAM能有稳定的性能和静态噪声容限(SNM)，该适应性的核心电源电压CVDD供应电路会具有比公知技术还理想的最小电源电压(VDD_min)，能让整个设计在不需要重工(rework)下，就能轻易地改变(scaling)核心电源电压CVDD。
为了让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图示，作详细说明如下：
【附图说明】
图1所示为一公知SRAM电路的简化方框图。
图2所示为一公知SRAM存储单元的简化电路图。
图3所示为一公知SRAM存储单元的读取周期运行时序图。
图4所示为一公知SRAM存储单元的错误读取周期运行时序图。
图5所示为本发明核心电源电压的供应电路的一实施例。
图6所示为图5中参考电压产生器的简化电路图。
图7所示为核心电源电压与电源电压之间所限制的偏移电压以及目前所使用的半导体工艺技术的对照图。
图8所示为本发明实施例中模拟和实际测量的核心电源电压与电源电压的对照图。
图9所示为在公知技术与本发明实施例中，4个具有SRAM阵列的测试晶片所产生的不同的最小电源电压的标准差(standard deviation)。
其中，附图标记说明如下：
10～SRAM电路；
CVDD～核心电源电压；VDD～电源电压；
11～解码器； 13～电平移位器；
15～主控制区块；17～读写区块；
18～静态随机存储器存储单元；19～缓冲器；
P1～第一P型金属氧化物半导体晶体管；
P2～第二P型金属氧化物半导体晶体管；
M1～第一N型金属氧化物半导体晶体管；
M2～第二N型金属氧化物半导体晶体管；
T1～第一存取晶体管； T2～第二存取晶体管；
C、C/～数据节点； WL～字线；
BL、BLB～互补式差动位线；
SEL～选择电路；
31～启动电路；33～能带隙参考电压电路；
35～参考电压产生器；
37～静态随机存取存储器逻辑电路；
39～预充电电路；41～存储单元阵列；
43～字线驱动器；47～运算放大器；
49～反馈晶体管；
50～静态随机存取存储器阵列电路；
52～处理器；VDDPST～外部电源电压；
VRef～参考电压；α～偏移电压；
R1～第一电阻；R2～第二电阻。
【具体实施方式】
以下将详细说明有关本较佳实施例的制造和使用方式。本发明提供许多可实施的发明概念，可广泛的在特定背景下实施；因此以下所述的特定实施例，并非用以限定本发明范围。
图5为SRAM阵列电路(或SRAM电路)50中双轨式(dual rail)核心电源电压CVDD的供应电路的电路图，其中核心电源电压CVDD追随着电源电压VDD变化。如图5所示，外部电源电压VDDPST为1.8伏特。电源电压VDD使用在各种逻辑电路中，例如静态随机存储器逻辑电路(SRAM logic)37，并且电源电压VDD尽可能越低愈好。在实施例中，电源电压VDD标示在0.6伏特到1.2伏特的范围内。未来的工艺节点(future process nodes)可能操作在更低的电源电压VDD之下。能带隙参考电压电路(bandgap referencecircuit；BGR)33耦接至启动电路31，用以供应两个电压至参考电压产生器35。在此实施例中，这两个电压分别为1.2伏特和0.6伏特，但其他电压也是可使用的。
于图5中，划虚线的电路50表示这个电路可能是一个集成电路，或是集成电路(例如嵌入式SRAM设计)的一个巨集或部分。此外，可供选择的处理器52以虚线表示它是可有可无的，而其他的逻辑电路例如模拟电路、无线电收发器电路、数字信号处理器(DSP)、精简指令集运算(RISC)，或是微处理器电路都可以跟SRAM阵列一起使用以便构成一个系统集成电路。前述这些变化型式的所有实施例，均视为发明的一部分，并落在本发明所附专利保护范围内。
参考电压产生器35输出参考电压VRef，并且参考电压VRef约等于电源电压VDD加上偏移电压α。参考电压VRef接着会被输出至运算放大器47，而运算放大器47则与反馈晶体管49组成一电压随耦器，用以输出核心电源电压CVDD。核心电源电压CVDD也会被反馈到运算放大器47使得电压随耦器能完整的运行。电压随耦器会改变电压随耦器其输出电压(即核心电源电压CVDD)使它与其输入电压(即参考电压VRef)相等。因此核心电源电压CVDD会追随参考电压VRef变化，也就是追随电源电压VDD加上偏移电压α变化。
核心电源电压CVDD供应至存储单元阵列41和字线驱动器43。举例而言，存储单元阵列41包括多个静态随机存取存储单元(例如图1中所示的6个晶体管型式的存储单元18)。预充电电路39用以接收电源电压VDD。
图6描述参考电压产生器35的一实施例。如图6中所示，分压器耦接电源电压VDD、1.2伏特的电源电压与0.6伏特的电压，其中1.2伏特的电源电压为参考电压产生器35所能输出的电压(即参考电压)VRef的最大值。参考电压产生器35所输出的电压(参考电压)VRef会追随电源电压VDD加上偏移电压α变化，直到所输出的电压(参考电压)VRef达到电压最大值(即最大核心电源电压1.2伏特)为止。因此，电压随耦器所输出的核心电源电压CVDD会追随电源电压VDD加上偏移电压α变化，直到核心电源电压CVDD到达最大核心电源电压，同时电源电压VDD上偏移电压α的电压将比最大核心电源电压低。在不同工艺中，偏移电压α可通过调整参考电压产生器35中的电阻值，以及能带隙参考电压电路33供应至参考电压产生器35的电压值来改变。
偏移电压α的选择是一种设计选择(design choice)，并且可依照不同的工艺技术来做改变。图7为核心电源电压CVDD和电源电压VDD之间所限制的最大偏移电压(表示偏移电压α不能超过此限制电压)与目前工艺技术中所使用的最小特征尺寸(65、45和32纳米工艺)间的对应关系。如图所示，在最小特征尺寸比较大的工艺技术中可选择较大的偏移电压α。偏移电压α会随着工艺技术的进步而跟着降低，这将进一步限制必须根据一固定的核心电源电压CVDD来设定一固定的最小电源电压(VDD_min)的公知技术。对使用公知技术的方法而言，最小电源电压(VDD_min)必须维持在一个不希望得到的相对高电位。
与公知技术方法不同的是，本实施例可允许核心电源电压CVDD追随具有一适当的偏移电压α的电源电压VDD变化。因为核心电源电压CVDD随着电源电压VDD的降低而降低，因此当使用较低电位的最小电源电压(VDD_min)时，SRAM阵列在运行时仍可维持所须的静态噪声容限(SNM)。
图8为图5和图6实施例电路(尺寸为45纳米工艺)中的模拟核心电源电压CVDD和实际测量的核心电源电压CVDD，以及电源电压VDD的对照图。利用不同工艺边界模拟(process corner simulations)，偏移电压α的值可为350毫伏特。当电源电压VDD上升时，核心电源电压CVDD维持在电源电压VDD加上偏移电压α，直到核心电源电压CVDD到达电压最大值(即最大核心电源电压1.2伏特)，之后若电源电压VDD继续上升，核心电源电压CVDD则仍旧维持在1.2伏特。由此图可看出，使用本发明中的双轨(dual-rail)式核心电源电压的供应电路，将可允许(最小电源电压VDD_min)的电压值为0.64伏特。此电源电压VDD的电压值比任何使用公知技术方法所得到的电源电压VDD还要来的低。此外，随着半导体工艺的发展，只要核心电源电压CVDD能正确地追随电源电压VDD，通过改变偏移电压α的值，可轻易地改变(scale)核心电源电压CVDD，最小电源电压(VDD_min)就能保持在理想的电位，并且维持SRAM阵列中的静态噪声容限(SNM)。
图9为描述使用图5和图6中利用4个45纳米测试晶片所制造的实施例电路所获得的效益的客观测量。如图9所示，4个测试晶片A、B、C和D中的每一者皆具有本发明实施例中的SRAM阵列以及公知使用(w/o dual rail)固定式最小电源电压(VDD_min)约为0.93伏特的核心电源电压CVDD电路。若使用本发明的实施例，最小电源电压(VDD_min)则可降低至0.64伏特。此外，本发明实施例的最小电源电压(VDD_min)的标准差约为29毫伏特。相较之下，公知技术的最小电源电压(VDD_min)平均值约为0.93伏特，并且在其中一个测试晶片的最小电源电压(VDD_min)的标准差竟高达43毫伏特。因此，本发明的实施例确实在操作上带来明显的的效益，也提供可缩放(scaling)的好处并能使用在新一代工艺所制造的使用SRAM电路中。同时本发明的实施例在实际操作时，也能维持理想的最小电源电压(VDD_min)以及降低其偏差值。
本发明实施例包括一具有适应性的存储器核心电源电压的供应电路，用以提供核心电源电压CVDD至SRAM阵列，而核心电源电压CVDD和电源电压VDD之间存在着一既定的偏移电压α，并且核心电源电压CVDD追随电源电压VDD变化。核心电源电压CVDD供应电路并同时能保持适当的电压，使SRAM能有稳定的性能和静态噪声容限(SNM)。本实施例可使用在单独的SRAM电路、阵列或SRAM集成电路中；或使用在部分的嵌入式SRAM设计或SRAM编译器设计中。因为核心电源电压CVDD会追随电源电压VDD，本发明的适应性的核心电源电压CVDD供应电路会具有比公知技术还理想的最小电源电压(VDD_min)。偏移电压α可依照半导体工艺的发展来做调整，并且能让整个设计在不需要重工(rework)下，就能轻易地改变(scaling)核心电源电压CVDD。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作些许更动与润饰，因此本发明的保护范围当以随附的权利要求所界定的范围为准。