静电放电防护的电源箝制电路.pdf

本发明是指一种静电放电防护的电源箝制电路，其形成一集成电路的一部分，该集成电路具有一高压电源线及一低压电源线，该静电放电防护的电源箝制电路包括一ESD瞬时检测电路及一主电路，该ESD瞬时检测电路电性连接于该高压电源线及该低压电源线之间，该主电路由该ESD瞬时检测电路所驱动且电性连接于该高压电源线及该低压电源线之间。该主电路包括一晶体管及一场氧化层装置，该场氧化层装置的该基板电性连接于该晶体管的该基板。这种静电放电防护的电源箝制电路能以极快的速度进行电源箝制，也能忍受极大的静电放电电流，达到静电放电防护的目的。

1.  一种静电放电(ESD)防护的电源箝制电路，其形成一集成电路的一部分，该集成电路具有一高压电源线及一低压电源线，该静电放电防护的电源箝制电路包括：
一ESD瞬时检测电路，电性连接于该高压电源线及该低压电源线之间；及
一主电路，由该ESD瞬时检测电路所驱动且电性连接于该高压电源线及该低压电源线之间，包括：
一晶体管，具有一栅极、一漏极、一源极及一基板，该栅极电性连接于该ESD瞬时检测电路，该漏极及该源极电性连接于该高压电源线及该低压电源线之间；及
一场氧化层装置，具有三端及一基板，该三端电性连接于该高压电源线及该低压电源线之间，该场氧化层装置的该基板电性连接于该晶体管的该基板。

2.  如权利要求1所述的静电放电防护的电源箝制电路，其中该ESD瞬时检测电路包括：
一电容，具有一第一端及一第二端，该电容的该第一端电性连接于该高压电源线，该电容的该第二端电性连接于该晶体管的该栅极；及
一电阻，具有一第一端及一第二端，该电阻的该第一端电性连接于该电容的该第二端，该电阻的该第二端电性连接于该低压电源线。

3.  如权利要求1所述的静电放电防护的电源箝制电路，其中该ESD瞬时检测电路包括：
一电阻，具有一第一端及一第二端，该电阻的该第一端电性连接于该高压电源线；
一电容，具有一第一端及一第二端，该电容的该第一端电性连接于该电阻的该第二端，该电容的该第二端电性连接于该低压电源线；
一PMOS晶体管，具有一源极、一栅极及一漏极，该PMOS晶体管的该源极电性连接于该高压电源线，该PMOS晶体管的该栅极电性连接于该电阻的该第二端及该电容的该第一端，该PMOS晶体管的该漏极电性连接于该晶体管的该栅极；及
一NMOS晶体管，具有一漏极、一栅极及一源极，该NMOS晶体管的该漏极电性连接于该PMOS晶体管的该漏极，该NMOS晶体管的该栅极电性连接于该电阻的该第二端及该电容的该第一端，该NMOS晶体管的该源极电性连接于该低压电源线。

4.  如权利要求1所述的静电放电防护的电源箝制电路，其中该晶体管是一NMOS晶体管。

5.  如权利要求1所述的静电放电防护的电源箝制电路，其中该场氧化层装置是一场NMOS晶体管。

6.  如权利要求1所述的静电放电防护的电源箝制电路，其中该场氧化层装置是一硅控整流体。

静电放电防护的电源箝制电路
技术领域
本发明是关于一种静电放电(ESD)防护的电源箝制电路，特别是关于一种应用在集成电路(IC)中的静电放电防护的电源箝制电路。
背景技术
静电放电防护电路(electrostatic discharge protection circuit)一般是应用于CMOS集成电路的输入端与输出端之间，利用一个P型二极管连接至高压电源线，再利用一个N型二极管连接至低压电源线，配合低压电源线以进行电源箝制(power clamping)。其要求为能够忍受较大的静电放电电流，而且反应要快。
请参阅图1，其为一种现有的静电放电防护电路的电路图。在图1中，静电放电防护电路1是由ESD瞬时检测电路10以及与其并联的一颗NMOS晶体管Mn1所构成。其中ESD瞬时检测电路10是由电阻R、电容C以及反相器所构成，在实际以CMOS制程所制作的电路中，电容C是由一NMOS元件101所构成，而反相器则是由一PMOS晶体管Mp以及一NMOS晶体管Mn所构成，如图1所示。
在静电放电防护电路1中，由于NMOS晶体管Mn1的栅极连接于反相器的输出端，而反相器的输入端则连接于电阻R和电容C之间的节点，因此其所造成的栅极耦合效应(gate couple effect)便可以利用极快的反应速度来进行电源箝制，以达到静电放电防护的目的。
然而，如图1所示的现有的静电放电防护电路的缺点在于，因为NMOS晶体管具有明显的骤回崩溃(snapback)现象，因此被驱动的NMOS晶体管Mn1容易发生崩溃(breakdown)而烧毁，这使得NMOS晶体管的宽度(width)在设计上必须非常地大，才足够分散静电放电电流而不会使之烧毁，但过大的MOS晶体管面积却容易发生导通(turn on)不均匀的问题。
请参阅图2，其为美国专利第5,744,842号所提出的静电放电防护电路的电路图。图2与图1的不同处在于，静电放电防护电路2是由相同的ESD瞬时检测电路20以及与其并联的一颗基板触发场氧化层装置(substrate triggerfield-oxide device)STFOD所构成，如图2所示。
在这种静电放电防护电路2中，因为使用的是基板触发场氧化层装置STFOD，虽然具有能够忍受较大静电放电电流的优点，但缺点却是反应速度较慢。
职是之故，申请人鉴于现有技术中所产生的缺失，经过悉心试验与研究，并一本锲而不舍的精神，终构思出本发明“静电放电防护的电源箝制电路”，以下为本发明的简要说明。
发明内容
因此，有必要构思一种应用在集成电路中的静电放电防护的电源箝制电路，不但能够以极快的速度进行电源箝制，也可以忍受极大的静电放电电流，同时改善前述二种现有技术的缺点，达到静电放电防护的目的。
根据上述构想，本发明提出一种静电放电防护的电源箝制电路，其形成一集成电路的一部分，该集成电路具有一高压电源线及一低压电源线，该静电放电防护的电源箝制电路包括：一ESD瞬时检测电路，电性连接于该高压电源线及该低压电源线之间；及一主电路，由该ESD瞬时检测电路所驱动且电性连接于该高压电源线及该低压电源线之间。该主电路包括：一晶体管，具有一栅极、一漏极、一源极及一基板，该栅极电性连接于该ESD瞬时检测电路，该漏极及该源极电性连接于该高压电源线及该低压电源线之间；及一场氧化层装置，具有三端及一基板，该三端电性连接于该高压电源线及该低压电源线之间，该场氧化层装置的该基板电性连接于该晶体管的该基板。
本发明借由下列附图及详细说明，以使得更深入的了解：
附图说明
图1：一种现有的静电放电防护电路的电路图。
图2：美国专利第5,744,842号所提出的静电放电防护电路的电路图。
图3：本发明所提出的静电放电防护的电源箝制电路的第一较佳实施例的电路图。
图4：本发明所提出的静电放电防护的电源箝制电路的第二较佳实施例的电路图。
图5：本发明所提出的静电放电防护的电源箝制电路的第三较佳实施例的电路图。
图6：本发明所提出的静电放电防护的电源箝制电路的第四较佳实施例的电路图。
图7：本发明所提出的静电放电防护的电源箝制电路的第五较佳实施例的电路图。
具体实施方式
请参阅图3，其为本发明所提出的静电放电防护的电源箝制电路的第一较佳实施例的电路图。图3的静电放电防护的电源箝制电路3包括了ESD瞬时检测电路30以及由元件31与32所构成的主电路。ESD瞬时检测电路30及主电路皆电性连接于高压电源线VDD与低压电源线VSS之间。
在图3的实施例中，ESD瞬时检测电路30包括了连接于高压电源线VDD与低压电源线VSS之间的彼此串联的电容C与电阻R，而元件31是一NMOS晶体管，元件32是一场氧化层装置(field-oxide device)。
如图3所示，本发明主要的发明精神在于，让NMOS晶体管31的基板与场氧化层装置32的基板彼此电性连接，如此一来，便可以先利用NMOS晶体管31的栅极耦合效应先驱动NMOS晶体管31，再利用NMOS晶体管31的基板来触发(trigger)场氧化层装置32。
由于利用NMOS晶体管31的栅极耦合效应驱动NMOS晶体管31的反应速度较快，而利用NMOS晶体管31的基板触发场氧化层装置32则可使其忍受较大的静电防护电流；因此，本发明所提出的静电放电防护电路3可以同时具有前述二种现有技术的优点。
在图3的实施例中，是以一NMOS晶体管来当作场氧化层装置32，而在同样的发明精神下，也可以利用一硅控整流体(SCR)来当作场氧化层装置32，如图4所示。
请参阅图4，其为本发明所提出的静电放电防护的电源箝制电路的第二较佳实施例的电路图。在图4中，ESD瞬时检测电路40的元件与配置方式皆与图3相同，NMOS晶体管41的配置方式亦与NMOS晶体管3 1相同，但却将场氧化层装置32以硅控整流体(SCR)42来实施；但不改变的是，此时NMOS晶体管41的基板仍是电性连接于硅控整流体(SCR)42的P型基板，以确保流经NMOS晶体管41的静电放电电流能够流至硅控整流体(SCR)42的P型基板处，借此达成前述利用NMOS晶体管41的基板来触发场氧化层装置42的目的。
除了前述电阻-电容(RC)式的ESD瞬时检测电路之外，也可以采用前述第二种现有技术所提电阻-电容-反相器的方式来配置ESD瞬时检测电路。请参阅图5，其为本发明所提出的静电放电防护的电源箝制电路的第三较佳实施例的电路图。图5与图3的不同处在于ESD瞬时检测电路50的元件与配置方式；亦即，除了将电阻R与电容C的串联顺序颠倒之外，还在NMOS晶体管51的栅极电性连接了一个反相器，该反相器的配置方式与前述现有技术相同，是使用互相串联的一PMOS晶体管Mp以及一NMOS晶体管Mn所构成。当然，图5中的电路作动与前二个实施例大致相同，所能达到的效果亦类似，故此处不再加以赘述。
请参阅图6，其为本案所提出的静电放电防护的电源箝制电路的第四较佳实施例的电路图。图6与图5的不同处在于，将构成场氧化层装置52的场NMOS晶体管32以硅控整流体62来取代，其余的电路作动则与前述实施例大致相同，所能达到的效果亦类似。
请参阅图7，其为本案所提出的静电放电防护的电源箝制电路的第五较佳实施例的电路图。图7与图3的不同处在于NMOS晶体管71与场NMOS晶体管72的电性连接方式；亦即，场NMOS晶体管72的基板同时电性连接于NMOS晶体管71的源极和低压电源线VSS，场NMOS晶体管72的栅极则改为电性连接于低压电源线VSS。利用这种不同的连接方式，也能达到先利用NMOS晶体管71的栅极耦合效应先驱动NMOS晶体管71，再利用NMOS晶体管71来触发场氧化层装置72的目的。
综上所述，本发明所提出的静电放电防护的电源箝制电路是将传统技术中由NMOS晶体管所触发的场NMOS晶体管设置在NMOS晶体管旁边，让二者的基板互相电性连接以共享P型基板，使得静电放电电流能够依序流经NMOS晶体管的基板与场NMOS晶体管的基板，如此便能够使得该静电放电防护的电源箝制电路在以极快的速度进行电源箝制的同时还可以忍受极大的静电放电电流，达到静电放电防护的目的。