静电放电保护电路和方法.pdf

摘要
申请专利号：	CN200910195568.2	申请日：	2009.09.07
公开号：	CN102013674A	公开日：	2011.04.13
当前法律状态：	授权	有效性：	有权
法律详情：	专利权的转移IPC(主分类):H02H 9/00变更事项:专利权人变更前权利人:上海宏力半导体制造有限公司变更后权利人:上海华虹宏力半导体制造有限公司变更事项:地址变更前权利人:201203 上海市浦东张江高科技园区祖冲之路1399号变更后权利人:201203 上海市浦东张江高科技园区祖冲之路1399号登记生效日:20131128\|\|\|授权\|\|\|实质审查的生效IPC(主分类):H02H 9/00申请日:20090907\|\|\|公开
IPC分类号：	H02H9/00	主分类号：	H02H9/00
申请人：	上海宏力半导体制造有限公司
发明人：	何军
地址：	201203 上海市浦东张江高科技园区祖冲之路1399号
优先权：
专利代理机构：	北京集佳知识产权代理有限公司 11227	代理人：	吴靖靓;李丽
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内容摘要

一种静电放电保护电路和方法，所述静电放电保护电路包括：静电放电单元和触发单元，所述静电放电单元与输入/输出垫相连；所述触发单元在静电放电事件发生时，触发所述静电放电单元和驱动所述输入/输出垫的输出缓冲单元进行放电。所述静电放电保护电路和方法可以解决现有技术在静电放电事件发生时，输出缓冲单元的输入为不确定状态会导致静电放电保护电路失效的问题。

权利要求书

1：一种静电放电保护电路，包括静电放电单元和触发单元，所述静电放电单元与输入 / 输出垫相连；所述触发单元在静电放电事件发生时，触发所述静电放电单元进行放电，其特征在于，所述触发单元在静电放电事件发生时，还触发驱动所述输入 / 输出垫的输出缓冲单元进行放电。
2：根据权利要求 1 所述的静电放电保护电路，其特征在于，所述输出缓冲单元包括：源极连接第一电压总线、漏极连接输入 / 输出垫的 PMOS 缓冲晶体管和源极连接第二电压总线、漏极连接输入 / 输出垫的 NMOS 缓冲晶体管，所述静电放电事件包括：输入 / 输出垫有负电压脉冲，第一电压总线接地和输入 / 输出垫有正电压脉冲，第二电压总线接地。
3：根据权利要求 2 所述的静电放电保护电路，其特征在于，所述静电放电单元包括：源极连接第一电压总线、漏极连接输入 / 输出垫的 PMOS 放电晶体管和源极连接第二电压总线、漏极连接输入 / 输出垫的 NMOS 放电晶体管，所述触发单元包括在输入 / 输出垫有负电压脉冲，第一电压总线接地时，触发所述 PMOS 放电晶体管和 PMOS 缓冲晶体管进行放电的第一触发单元，和在输入 / 输出垫有正电压脉冲，第二电压总线接地时，触发所述 NMOS 放电晶体管和 NMOS 缓冲晶体管进行放电的第二触发单元。
4：根据权利要求 3 所述的静电放电保护电路，其特征在于，所述第一触发单元包括：第一电容、第一电阻、第一反相器和 NMOS 触发晶体管，其中，第一电容连接在第一电压总线和第一反相器的输入端之间；第一电阻连接在第一反相器的输入端和第二电压总线之间；第一反相器的输出端连接 PMOS 放电晶体管的栅极；NMOS 触发晶体管的栅极连接第一反相器的输入端，源极连接第二电压总线，漏极连接 PMOS 缓冲晶体管的栅极。
5：根据权利要求 3 所述的静电放电保护电路，其特征在于，所述第二触发单元包括：第二电阻、第二电容、第二反相器和 PMOS 触发晶体管，其中，第二电阻连接在第一电压总线和第二反相器的输入端之间；第二电容连接在第一反相器的输入端和第二电压总线之间；第二反相器的输出端连接 NMOS 放电晶体管的栅极；PMOS 触发晶体管的栅极连接第二反相器的输入端，源极连接第一电压总线，漏极连接 NMOS 缓冲晶体管的栅极。
6：一种静电放电保护方法，其特征在于，在静电放电事件发生时，触发与输入 / 输出垫相连的静电放电单元和驱动所述输入 / 输出垫的输出缓冲单元进行放电。
7：根据权利要求 6 所述的静电放电保护方法，其特征在于，所述输出缓冲单元包括：源极连接第一电压总线、漏极连接输入 / 输出垫的 PMOS 缓冲晶体管和源极连接第二电压总线、漏极连接输入 / 输出垫的 NMOS 缓冲晶体管，所述静电放电事件包括：输入 / 输出垫有负电压脉冲，第一电压总线接地和输入 / 输出垫有正电压脉冲，第二电压总线接地。
8：根据权利要求 7 所述的静电放电保护方法，其特征在于，所述静电放电单元包括：源极连接第一电压总线、漏极连接输入 / 输出垫的 PMOS 放电晶体管和源极连接第二电压总线、漏极连接输入 / 输出垫的 NMOS 放电晶体管， 2 所述在静电放电事件发生时，触发与输入 / 输出垫相连的静电放电单元和驱动所述输入 / 输出垫的输出缓冲单元进行放电包括：在输入 / 输出垫有负电压脉冲，第一电压总线接地时，触发所述静电放电单元的 PMOS 放电晶体管和输出缓冲单元的 PMOS 缓冲晶体管进行放电；在输入 / 输出垫有正电压脉冲，第二电压总线接地时，触发所述静电放电单元的 NMOS 放电晶体管和输出缓冲单元的 NMOS 缓冲晶体管进行放电。

说明书

静电放电保护电路和方法
    【技术领域】
     本发明涉及集成电路设计，特别涉及一种静电放电保护电路和方法。背景技术如今，随着集成电路制造工艺的改进，使得 CMOS 集成电路的特征尺寸也越来越小。然而，随之而来的，片内静电放电 (ESD，Electro-Static Discharge) 保护器件对于静电放电的防护能力也越来越弱，即随着器件尺寸的越来越小，电路所能承受的静电电压也越来越小。并且，由于集成电路所处的工作环境中的静电并不会因为集成电路尺寸的缩小而有任何改变，因此，与大尺寸集成电路相比，现今采用深亚微米制造工艺制造的集成电路更容易受到静电放电的影响而损坏。
     通常，静电放电保护电路与集成电路的输入 / 输出垫相连，如图 1 所示，静电放电保护电路与输入 / 输出垫 I/O Pad 相连，包括触发单元 11 和静电放电单元 12，触发单元 11 在静电放电事件发生 ( 输入 / 输出垫 I/O Pad 有负电压脉冲或正电压脉冲 ) 时，触发
     静电放电单元 12 的 PMOS 放电晶体管 pmE 或 NMOS 放电晶体管 nmE 进行放电。输出缓冲单元 13 和预驱动单元 14 根据内部逻辑电路 16 驱动输入 / 输出垫 I/O Pad，电压转换单元 15 将内部逻辑电路 16 的供电电压 VDD 提升至输出缓冲单元 13 和预驱动单元 14 的供电电压 VDDH。输出缓冲单元 13 和预驱动单元 14 包括大尺寸的 MOS 晶体管，以提供驱动输入 / 输出垫 I/O Pad 的驱动能力。
     然而，当在输入 / 输出垫 I/O Pad 和电压源 (VDDH、 VSSH) 之间有 ESD 事件发生时，由于内部逻辑电路没有工作，使得输出缓冲单元 13 的 PMOS 缓冲晶体管 pmO 和 NMOS 缓冲晶体管 nmO 栅极输入为不确定状态，而这种不确定状态会导致静电放电保护电路失效。发明内容本发明解决的是现有技术在静电放电事件发生时，驱动输入 / 输出垫的输出缓冲单元的输入为不确定状态会导致静电放电保护电路失效的问题。
     为解决上述问题，本发明实施方式提供一种静电放电保护电路，包括：静电放电单元和触发单元，所述静电放电单元与输入 / 输出垫相连；所述触发单元在静电放电事件发生时，触发所述静电放电单元和驱动所述输入 / 输出垫的输出缓冲单元进行放电。
     为解决上述问题，本发明实施方式还提供一种静电放电保护方法，包括：在静电放电事件发生时，触发与输入 / 输出垫相连的静电放电单元和驱动所述输入 / 输出垫的输出缓冲单元进行放电。
     与现有技术相比，上述技术方案在静电放电事件发生时，触发驱动输入 / 输出垫的输出缓冲单元进行放电，即控制输出缓冲单元的输入为确定状态，因此，上述技术方案可以解决在静电放电事件发生时，输出缓冲单元的输入为不确定状态会导致静电放
     电保护电路失效的问题。并且，在静电放电事件发生时使输出缓冲单元进行静电放电，可以充分利用输出缓冲单元的大尺寸缓冲晶体管的静电放电能力。附图说明
     图 1 是现有的包括静电放电保护电路的输入 / 输出垫的输出示意图；图 2 是本发明实施例的包括静电放电保护电路的输入 / 输出垫的输出示意图。具体实施方式
     本发明实施方式的静电放电保护电路包括：静电放电单元和触发单元，所述静电放电单元与输入 / 输出垫相连；所述触发单元在静电放电事件发生时，触发所述静电放电单元和驱动所述输入 / 输出垫的输出缓冲单元进行放电。
     本发明实施例在静电放电事件发生时，采用触发晶体管控制输出缓冲单元的缓冲晶体管的栅极输入；在正常工作时，触发晶体管关断，并不影响缓冲晶体管的输出。下面结合附图和实施例对本发明实施方式进行详细的说明。
     请参考图 2 所示的集成电路的输出示意图，集成电路的输出电路包括输入 / 输出垫 I/O Pad、与输入 / 输出垫 I/O Pad 相连的输出缓冲单元 13 和静电放电保护电路，以及与输出缓冲单元 13 相连的预驱动单元 14。另外，集成电路的电压转换单元 15 将内部逻辑电路 16 的供电电压 VDD 提升至输出缓冲单元 13 和预驱动单元 14 的供电电压 VDDH，内部逻辑电路 16 确定预驱动单元 14 的输出逻辑，并提供给输出缓冲单元 13，以驱动输入 / 输出垫 I/O Pad。
     本实施例的静电放电保护电路包括：静电放电单元 12 和触发单元。
     静电放电单元 12 与输入 / 输出垫 I/O Pad 相连，静电放电单元 12 包括 PMOS 放电晶体管 pmE 和 NMOS 放电晶体管 nmE。其中，PMOS 放电晶体管 pmE 的源极连接第一电压 VDDH 总线，漏极连接输入 / 输出垫 I/O Pad ；NMOS 放电晶体管 nmE 的源极连接第二电压 VSSH 总线，漏极连接输入 / 输出垫 I/O Pad。
     输入 / 输出垫 I/O Pad 由输出电路的输出缓冲单元 13 驱动，输出缓冲单元 13 包括大尺寸的 PMOS 缓冲晶体管 pmO 和 NMOS 缓冲晶体管 nmO。其中，PMOS 缓冲晶体管 pmO 的源极连接第一电压 VDDH 总线，漏极连接输入 / 输出垫 I/OPad ；NMOS 缓冲晶体管 nmO 的源极连接第二电压 VSSH 总线、漏极连接输入 / 输出垫 I/O Pad。在正常工作时， PMOS 缓冲晶体管 pmO 和 NMOS 缓冲晶体管 nmO 的栅极输入由集成电路的内部逻辑电路 16 确定。
     所述触发单元在静电放电事件发生时，触发所述静电放电单元 12 和输出缓冲单元 13 进行放电。图 2 所示的触发单元包括：第一触发单元 21 和第二触发单元 22。
     第一触发单元 21 包括：第一电容 C1、第一电阻 R1、第一反相器 INV1 和 NMOS 触发晶体管 nmT，其中，第一电容 C1 连接在第一电压 VDDH 总线和第一反相器 INV1 的输入端之间；第一电阻 R1 连接在第一反相器 INV1 的输入端和第二电压 VSSH 总线之间；第一反相器 INV1 的输出端连接 PMOS 放电晶体管 pmE 的栅极；NMOS 触发晶体管 nmT 的栅极连接第一反相器 INV1 的输入端，源极连接第二电压 VSSH 总线，漏极连接 PMOS 缓冲晶体管 pmO 的栅极。第二触发单元 22 包括：第二电阻 R2、第二电容 C2、第二反相器 INV2 和 PMOS 触发晶体管 pmT，其中，第二电阻 R2 连接在第一电压 VDDH 总线和第二反相器 INV2 的输入端之间；第二电容 C2 连接在第一反相器 INV2 的输入端和第二电压 VSSH 总线之间；第二反相器 INV2 的输出端连接 NMOS 放电晶体管 nmE 的栅极；PMOS 触发晶体管 pmT 的栅极连接第二反相器 INV2 的输入端，源极连接第一电压 VDDH 总线，漏极连接 NMOS 缓冲晶体管 nmO 的栅极。
     静电放电事件包括四种模式：ND 模式，即输入 / 输出垫 I/O Pad 上有负电压脉冲，第一电压 VDDH 总线接地；PS 模式，即输入 / 输出垫 I/O Pad 上有正电压脉冲，第二电压 VSSH 总线接地；NS 模式，即输入 / 输出垫 I/O Pad 上有负电压脉冲，第二电压 VSSH 总线接地；PD 模式，即输入 / 输出垫 I/O Pad 有正电压脉冲，第一电压 VDDH 总线接地。
     在 ND 模式，即输入 / 输出垫 I/O Pad 上有负电压脉冲，第一电压 VDDH 总线接地时，第一触发单元 21 触发 PMOS 放电晶体管 pmE 和 PMOS 缓冲晶体管 pmO 进行放电。具体来说，输入 / 输出垫 I/O Pad 有负电压脉冲，第一电压 VDDH 总线接地时，源极连接第二电压 VSSH、漏极连接输入 / 输出垫 I/O Pad 的 NMOS 缓冲晶体管 nmO 的寄生二极管正向导通，第二电压 VSSH 为输入 / 输出垫 I/OPad 的电压加寄生二极管的导通电压 (0.7V)，第一电容 C1 和第一电阻 R1 的连接节点的信号经第一反相器 INV1 后开启 PMOS 放电晶体管 pmE，使 PMOS 放电晶体管 pmE 进行静电放电；第一电容 C1 和第一电阻 R1 的连接节点的信号开启 NMOS 触发晶体管 nmT，NMOS 触发晶体管 nmT 的漏极信号开启 PMOS 缓冲晶体管 pmO，使 PMOS 缓冲晶体管 pmO 也进行静电放电。在 PS 模式，即输入 / 输出垫 I/O Pad 上有正电压脉冲，第二电压 VSSH 总线接地时，第二触发单元 22 触发 NMOS 放电晶体管 nmE 和 NMOS 缓冲晶体管 nmO 进行放电。具体来说，输入 / 输出垫 I/O Pad 有正电压脉冲，第二电压 VSSH 总线接地时，漏极连接输入 / 输出垫 I/O Pad、源极连接第一电压 VDDH 的 PMOS 缓冲晶体管 pmO 的寄生二极管正向导通，第一电压 VDDH 为输入 / 输出垫 I/OPad 的电压加寄生二极管的导通电压 (0.7V)，第二电阻 R2 和第二电容 C2 的连接节点的信号经第二反相器 INV2 后开启 NMOS 放电晶体管 nmE，使 NMOS 放电晶体管 nmE 进行静电放电；第二电阻 R2 和第二电容 C2 的连接节点的信号开启 PMOS 触发晶体管 pmT， PMOS 触发晶体管 pmT 的漏极信号开启 NMOS 缓冲晶体管 nmO，使 NMOS 缓冲晶体管 nmO 也进行静电放电。
     在 NS 模式，即输入 / 输出垫 I/O Pad 上有负电压脉冲，第二电压 VSSH 总线接地时，源极连接第二电压 VSSH、漏极连接输入 / 输出垫 I/O Pad 的 NMOS 缓冲晶体管 nmO 的寄生二极管正向导通，即通过 NMOS 缓冲晶体管 nmO 进行静电放电。
     在 PD 模式，即输入 / 输出垫 I/O Pad 有正电压脉冲，第一电压 VDDH 总线接地时，漏极连接输入 / 输出垫 I/O Pad、源极连接第一电压 VDDH 的 PMOS 缓冲晶体管 pmO 的寄生二极管正向导通，即通过 PMOS 缓冲晶体管 pmO 进行静电放电。
     对应地，本发明实施方式还提供一种静电放电保护方法，包括：在静电放电事件发生时，触发与输入 / 输出垫相连的静电放电单元和驱动所述输入 / 输出垫的输出缓冲单元进行放电。
     具体来说，在输入 / 输出垫有负电压脉冲，第一电压总线接地时 (ND 模式 )，
     触发所述静电放电单元的放电 PMOS 晶体管和输出缓冲单元的缓冲 PMOS 晶体管进行放电；在输入 / 输出垫有正电压脉冲，第二电压总线接地时 (PS 模式 )，触发所述静电放电单元的放电 NMOS 晶体管和输出缓冲单元的缓冲 NMOS 晶体管进行放电。
     其中，所述静电放电单元的 PMOS 放电晶体管的源极连接第一电压总线、漏极连接输入 / 输出垫， NMOS 放电晶体管的源极连接第二电压总线、漏极连接输入 / 输出垫；所述输出缓冲单元的 PMOS 缓冲晶体管的源极连接第一电压总线、漏极连接输入 / 输出垫， NMOS 缓冲晶体管的源极连接第二电压总线、漏极连接输入 / 输出垫。
     综上所述，上述技术方案在静电放电保护电路中加入触发晶体管，以在静电放电事件发生时，控制输出缓冲单元的缓冲晶体管的栅极输入，因此，上述技术方案解决了在静电放电事件发生时，缓冲晶体管栅极输入为不确定状态会导致静电放电保护电路失效的问题。并且，在静电放电事件发生时，触发晶体管触发缓冲晶体管进行静电放电，可以充分利用大尺寸缓冲晶体管的静电放电能力。在正常工作时，触发晶体管关断，因而不会影响缓冲晶体管的输出。
     另外，触发晶体管相对于静电放电保护电路中的大尺寸电阻和电容，其占用的布局面积可以忽略。触发晶体管没有直接与输入 / 输出垫连接，因而也不需要遵循静电放电布局规则。本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

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1、10申请公布号CN102013674A43申请公布日20110413CN102013674ACN102013674A21申请号200910195568222申请日20090907H02H9/0020060171申请人上海宏力半导体制造有限公司地址201203上海市浦东张江高科技园区祖冲之路1399号72发明人何军74专利代理机构北京集佳知识产权代理有限公司11227代理人吴靖靓李丽54发明名称静电放电保护电路和方法57摘要一种静电放电保护电路和方法，所述静电放电保护电路包括静电放电单元和触发单元，所述静电放电单元与输入/输出垫相连；所述触发单元在静电放电事件发生时，触发所述静电放电单元和驱动所。

2、述输入/输出垫的输出缓冲单元进行放电。所述静电放电保护电路和方法可以解决现有技术在静电放电事件发生时，输出缓冲单元的输入为不确定状态会导致静电放电保护电路失效的问题。51INTCL19中华人民共和国国家知识产权局12发明专利申请权利要求书2页说明书4页附图1页CN102013681A1/2页21一种静电放电保护电路，包括静电放电单元和触发单元，所述静电放电单元与输入/输出垫相连；所述触发单元在静电放电事件发生时，触发所述静电放电单元进行放电，其特征在于，所述触发单元在静电放电事件发生时，还触发驱动所述输入/输出垫的输出缓冲单元进行放电。2根据权利要求1所述的静电放电保护电路，其特征在于，所述输。

3、出缓冲单元包括源极连接第一电压总线、漏极连接输入/输出垫的PMOS缓冲晶体管和源极连接第二电压总线、漏极连接输入/输出垫的NMOS缓冲晶体管，所述静电放电事件包括输入/输出垫有负电压脉冲，第一电压总线接地和输入/输出垫有正电压脉冲，第二电压总线接地。3根据权利要求2所述的静电放电保护电路，其特征在于，所述静电放电单元包括源极连接第一电压总线、漏极连接输入/输出垫的PMOS放电晶体管和源极连接第二电压总线、漏极连接输入/输出垫的NMOS放电晶体管，所述触发单元包括在输入/输出垫有负电压脉冲，第一电压总线接地时，触发所述PMOS放电晶体管和PMOS缓冲晶体管进行放电的第一触发单元，和在输入/输出垫。

4、有正电压脉冲，第二电压总线接地时，触发所述NMOS放电晶体管和NMOS缓冲晶体管进行放电的第二触发单元。4根据权利要求3所述的静电放电保护电路，其特征在于，所述第一触发单元包括第一电容、第一电阻、第一反相器和NMOS触发晶体管，其中，第一电容连接在第一电压总线和第一反相器的输入端之间；第一电阻连接在第一反相器的输入端和第二电压总线之间；第一反相器的输出端连接PMOS放电晶体管的栅极；NMOS触发晶体管的栅极连接第一反相器的输入端，源极连接第二电压总线，漏极连接PMOS缓冲晶体管的栅极。5根据权利要求3所述的静电放电保护电路，其特征在于，所述第二触发单元包括第二电阻、第二电容、第二反相器和PMO。

5、S触发晶体管，其中，第二电阻连接在第一电压总线和第二反相器的输入端之间；第二电容连接在第一反相器的输入端和第二电压总线之间；第二反相器的输出端连接NMOS放电晶体管的栅极；PMOS触发晶体管的栅极连接第二反相器的输入端，源极连接第一电压总线，漏极连接NMOS缓冲晶体管的栅极。6一种静电放电保护方法，其特征在于，在静电放电事件发生时，触发与输入/输出垫相连的静电放电单元和驱动所述输入/输出垫的输出缓冲单元进行放电。7根据权利要求6所述的静电放电保护方法，其特征在于，所述输出缓冲单元包括源极连接第一电压总线、漏极连接输入/输出垫的PMOS缓冲晶体管和源极连接第二电压总线、漏极连接输入/输出垫的NM。

6、OS缓冲晶体管，所述静电放电事件包括输入/输出垫有负电压脉冲，第一电压总线接地和输入/输出垫有正电压脉冲，第二电压总线接地。8根据权利要求7所述的静电放电保护方法，其特征在于，所述静电放电单元包括源极连接第一电压总线、漏极连接输入/输出垫的PMOS放电晶体管和源极连接第二电压总线、漏极连接输入/输出垫的NMOS放电晶体管，权利要求书CN102013674ACN102013681A2/2页3所述在静电放电事件发生时，触发与输入/输出垫相连的静电放电单元和驱动所述输入/输出垫的输出缓冲单元进行放电包括在输入/输出垫有负电压脉冲，第一电压总线接地时，触发所述静电放电单元的PMOS放电晶体管和输出缓冲。

7、单元的PMOS缓冲晶体管进行放电；在输入/输出垫有正电压脉冲，第二电压总线接地时，触发所述静电放电单元的NMOS放电晶体管和输出缓冲单元的NMOS缓冲晶体管进行放电。权利要求书CN102013674ACN102013681A1/4页4静电放电保护电路和方法技术领域0001本发明涉及集成电路设计，特别涉及一种静电放电保护电路和方法。背景技术0002如今，随着集成电路制造工艺的改进，使得CMOS集成电路的特征尺寸也越来越小。然而，随之而来的，片内静电放电ESD，ELECTROSTATICDISCHARGE保护器件对于静电放电的防护能力也越来越弱，即随着器件尺寸的越来越小，电路所能承受的静电电压也越。

8、来越小。并且，由于集成电路所处的工作环境中的静电并不会因为集成电路尺寸的缩小而有任何改变，因此，与大尺寸集成电路相比，现今采用深亚微米制造工艺制造的集成电路更容易受到静电放电的影响而损坏。0003通常，静电放电保护电路与集成电路的输入/输出垫相连，如图1所示，静电放电保护电路与输入/输出垫I/OPAD相连，包括触发单元11和静电放电单元12，触发单元11在静电放电事件发生输入/输出垫I/OPAD有负电压脉冲或正电压脉冲时，触发静电放电单元12的PMOS放电晶体管PME或NMOS放电晶体管NME进行放电。输出缓冲单元13和预驱动单元14根据内部逻辑电路16驱动输入/输出垫I/OPAD，电压转换单。

9、元15将内部逻辑电路16的供电电压VDD提升至输出缓冲单元13和预驱动单元14的供电电压VDDH。输出缓冲单元13和预驱动单元14包括大尺寸的MOS晶体管，以提供驱动输入/输出垫I/OPAD的驱动能力。0004然而，当在输入/输出垫I/OPAD和电压源VDDH、VSSH之间有ESD事件发生时，由于内部逻辑电路没有工作，使得输出缓冲单元13的PMOS缓冲晶体管PMO和NMOS缓冲晶体管NMO栅极输入为不确定状态，而这种不确定状态会导致静电放电保护电路失效。发明内容0005本发明解决的是现有技术在静电放电事件发生时，驱动输入/输出垫的输出缓冲单元的输入为不确定状态会导致静电放电保护电路失效的问题。。

10、0006为解决上述问题，本发明实施方式提供一种静电放电保护电路，包括静电放电单元和触发单元，所述静电放电单元与输入/输出垫相连；所述触发单元在静电放电事件发生时，触发所述静电放电单元和驱动所述输入/输出垫的输出缓冲单元进行放电。0007为解决上述问题，本发明实施方式还提供一种静电放电保护方法，包括在静电放电事件发生时，触发与输入/输出垫相连的静电放电单元和驱动所述输入/输出垫的输出缓冲单元进行放电。0008与现有技术相比，上述技术方案在静电放电事件发生时，触发驱动输入/输出垫的输出缓冲单元进行放电，即控制输出缓冲单元的输入为确定状态，因此，上述技术方案可以解决在静电放电事件发生时，输出缓冲单元。

11、的输入为不确定状态会导致静电放说明书CN102013674ACN102013681A2/4页5电保护电路失效的问题。并且，在静电放电事件发生时使输出缓冲单元进行静电放电，可以充分利用输出缓冲单元的大尺寸缓冲晶体管的静电放电能力。附图说明0009图1是现有的包括静电放电保护电路的输入/输出垫的输出示意图；0010图2是本发明实施例的包括静电放电保护电路的输入/输出垫的输出示意图。具体实施方式0011本发明实施方式的静电放电保护电路包括静电放电单元和触发单元，所述静电放电单元与输入/输出垫相连；所述触发单元在静电放电事件发生时，触发所述静电放电单元和驱动所述输入/输出垫的输出缓冲单元进行放电。00。

12、12本发明实施例在静电放电事件发生时，采用触发晶体管控制输出缓冲单元的缓冲晶体管的栅极输入；在正常工作时，触发晶体管关断，并不影响缓冲晶体管的输出。下面结合附图和实施例对本发明实施方式进行详细的说明。0013请参考图2所示的集成电路的输出示意图，集成电路的输出电路包括输入/输出垫I/OPAD、与输入/输出垫I/OPAD相连的输出缓冲单元13和静电放电保护电路，以及与输出缓冲单元13相连的预驱动单元14。另外，集成电路的电压转换单元15将内部逻辑电路16的供电电压VDD提升至输出缓冲单元13和预驱动单元14的供电电压VDDH，内部逻辑电路16确定预驱动单元14的输出逻辑，并提供给输出缓冲单元13。

13、，以驱动输入/输出垫I/OPAD。0014本实施例的静电放电保护电路包括静电放电单元12和触发单元。0015静电放电单元12与输入/输出垫I/OPAD相连，静电放电单元12包括PMOS放电晶体管PME和NMOS放电晶体管NME。其中，PMOS放电晶体管PME的源极连接第一电压VDDH总线，漏极连接输入/输出垫I/OPAD；NMOS放电晶体管NME的源极连接第二电压VSSH总线，漏极连接输入/输出垫I/OPAD。0016输入/输出垫I/OPAD由输出电路的输出缓冲单元13驱动，输出缓冲单元13包括大尺寸的PMOS缓冲晶体管PMO和NMOS缓冲晶体管NMO。其中，PMOS缓冲晶体管PMO的源极连接。

14、第一电压VDDH总线，漏极连接输入/输出垫I/OPAD；NMOS缓冲晶体管NMO的源极连接第二电压VSSH总线、漏极连接输入/输出垫I/OPAD。在正常工作时，PMOS缓冲晶体管PMO和NMOS缓冲晶体管NMO的栅极输入由集成电路的内部逻辑电路16确定。0017所述触发单元在静电放电事件发生时，触发所述静电放电单元12和输出缓冲单元13进行放电。图2所示的触发单元包括第一触发单元21和第二触发单元22。0018第一触发单元21包括第一电容C1、第一电阻R1、第一反相器INV1和NMOS触发晶体管NMT，其中，第一电容C1连接在第一电压VDDH总线和第一反相器INV1的输入端之间；第一电阻R1连。

15、接在第一反相器INV1的输入端和第二电压VSSH总线之间；第一反相器INV1的输出端连接PMOS放电晶体管PME的栅极；NMOS触发晶体管NMT的栅极连接第一反相器INV1的输入端，源极连接第二电压VSSH总线，漏极连接PMOS缓冲晶体管PMO的栅极。说明书CN102013674ACN102013681A3/4页60019第二触发单元22包括第二电阻R2、第二电容C2、第二反相器INV2和PMOS触发晶体管PMT，其中，第二电阻R2连接在第一电压VDDH总线和第二反相器INV2的输入端之间；第二电容C2连接在第一反相器INV2的输入端和第二电压VSSH总线之间；第二反相器INV2的输出端连接N。

16、MOS放电晶体管NME的栅极；PMOS触发晶体管PMT的栅极连接第二反相器INV2的输入端，源极连接第一电压VDDH总线，漏极连接NMOS缓冲晶体管NMO的栅极。0020静电放电事件包括四种模式ND模式，即输入/输出垫I/OPAD上有负电压脉冲，第一电压VDDH总线接地；PS模式，即输入/输出垫I/OPAD上有正电压脉冲，第二电压VSSH总线接地；NS模式，即输入/输出垫I/OPAD上有负电压脉冲，第二电压VSSH总线接地；PD模式，即输入/输出垫I/OPAD有正电压脉冲，第一电压VDDH总线接地。0021在ND模式，即输入/输出垫I/OPAD上有负电压脉冲，第一电压VDDH总线接地时，第一触。

17、发单元21触发PMOS放电晶体管PME和PMOS缓冲晶体管PMO进行放电。具体来说，输入/输出垫I/OPAD有负电压脉冲，第一电压VDDH总线接地时，源极连接第二电压VSSH、漏极连接输入/输出垫I/OPAD的NMOS缓冲晶体管NMO的寄生二极管正向导通，第二电压VSSH为输入/输出垫I/OPAD的电压加寄生二极管的导通电压07V，第一电容C1和第一电阻R1的连接节点的信号经第一反相器INV1后开启PMOS放电晶体管PME，使PMOS放电晶体管PME进行静电放电；第一电容C1和第一电阻R1的连接节点的信号开启NMOS触发晶体管NMT，NMOS触发晶体管NMT的漏极信号开启PMOS缓冲晶体管PM。

18、O，使PMOS缓冲晶体管PMO也进行静电放电。0022在PS模式，即输入/输出垫I/OPAD上有正电压脉冲，第二电压VSSH总线接地时，第二触发单元22触发NMOS放电晶体管NME和NMOS缓冲晶体管NMO进行放电。具体来说，输入/输出垫I/OPAD有正电压脉冲，第二电压VSSH总线接地时，漏极连接输入/输出垫I/OPAD、源极连接第一电压VDDH的PMOS缓冲晶体管PMO的寄生二极管正向导通，第一电压VDDH为输入/输出垫I/OPAD的电压加寄生二极管的导通电压07V，第二电阻R2和第二电容C2的连接节点的信号经第二反相器INV2后开启NMOS放电晶体管NME，使NMOS放电晶体管NME进行。

19、静电放电；第二电阻R2和第二电容C2的连接节点的信号开启PMOS触发晶体管PMT，PMOS触发晶体管PMT的漏极信号开启NMOS缓冲晶体管NMO，使NMOS缓冲晶体管NMO也进行静电放电。0023在NS模式，即输入/输出垫I/OPAD上有负电压脉冲，第二电压VSSH总线接地时，源极连接第二电压VSSH、漏极连接输入/输出垫I/OPAD的NMOS缓冲晶体管NMO的寄生二极管正向导通，即通过NMOS缓冲晶体管NMO进行静电放电。0024在PD模式，即输入/输出垫I/OPAD有正电压脉冲，第一电压VDDH总线接地时，漏极连接输入/输出垫I/OPAD、源极连接第一电压VDDH的PMOS缓冲晶体管PMO。

20、的寄生二极管正向导通，即通过PMOS缓冲晶体管PMO进行静电放电。0025对应地，本发明实施方式还提供一种静电放电保护方法，包括在静电放电事件发生时，触发与输入/输出垫相连的静电放电单元和驱动所述输入/输出垫的输出缓冲单元进行放电。0026具体来说，在输入/输出垫有负电压脉冲，第一电压总线接地时ND模式，说明书CN102013674ACN102013681A4/4页7触发所述静电放电单元的放电PMOS晶体管和输出缓冲单元的缓冲PMOS晶体管进行放电；在输入/输出垫有正电压脉冲，第二电压总线接地时PS模式，触发所述静电放电单元的放电NMOS晶体管和输出缓冲单元的缓冲NMOS晶体管进行放电。002。

21、7其中，所述静电放电单元的PMOS放电晶体管的源极连接第一电压总线、漏极连接输入/输出垫，NMOS放电晶体管的源极连接第二电压总线、漏极连接输入/输出垫；所述输出缓冲单元的PMOS缓冲晶体管的源极连接第一电压总线、漏极连接输入/输出垫，NMOS缓冲晶体管的源极连接第二电压总线、漏极连接输入/输出垫。0028综上所述，上述技术方案在静电放电保护电路中加入触发晶体管，以在静电放电事件发生时，控制输出缓冲单元的缓冲晶体管的栅极输入，因此，上述技术方案解决了在静电放电事件发生时，缓冲晶体管栅极输入为不确定状态会导致静电放电保护电路失效的问题。并且，在静电放电事件发生时，触发晶体管触发缓冲晶体管进行静电放电，可以充分利用大尺寸缓冲晶体管的静电放电能力。在正常工作时，触发晶体管关断，因而不会影响缓冲晶体管的输出。0029另外，触发晶体管相对于静电放电保护电路中的大尺寸电阻和电容，其占用的布局面积可以忽略。触发晶体管没有直接与输入/输出垫连接，因而也不需要遵循静电放电布局规则。0030本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。说明书CN102013674ACN102013681A1/1页8图1图2说明书附图CN102013674A。

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