半导体器件 相关申请的交叉引用
美国非临时专利申请根据 35U.S.C.§119 要求在 2009 年 9 月 3 日提交的韩国专利 申请 No.10-2009-0083132 的优先权，其全部内容通过引用结合于此。
技术领域
本公开涉及一种半导体器件，并且更具体而言，涉及一种具有三维结构的半导 体器件。背景技术
随着半导体技术的快速发展，更高的集成度、更低的功耗和更高速度的操作是 不断的设计目标。
因为半导体器件变得被更加高度地集成，所以在集成半导体器件与导线和复杂 图案的接触过程中变得更加难以确保裕度。 当在接触过程期间缺陷发生时，半导体器件 的可靠性降低，从而导致包括半导体器件的电子器件的性能劣化。
相应地，存在通过确保具有复杂图案的接触过程的裕度而增加高度集成的半导 体器件的可靠性的需要。 发明内容 本公开提供一种具有改进的可靠性的半导体器件和用于形成不含具有高阶差的 开口的半导体器件的方法。
本发明构思的实施例提供半导体器件，所述半导体器件包括 ：衬底，所述衬底 包括具有底表面和侧表面的凹入部和从所述侧表面延伸的凸出部 ；以及，多个材料层， 所述多个材料层具有在底表面上的平坦部和从平坦部延伸且在侧表面之上延伸的侧部， 并且所述多个材料层被相互隔开，其中材料层的侧壁部中的至少一个的厚度大于材料层 的平坦部的厚度。
根据实施例，所述半导体器件可以进一步包括栅极图案，所述栅极图案具有在 材料层的平坦部之间的栅极图案平坦部和在材料层的侧壁部之间的栅极图案侧壁部。 这 里，材料层可以包括具有绝缘性质的材料。
根据实施例，所述半导体器件可以进一步包括在栅极图案侧壁部的上表面上设 置的导电图案。 这里，导电图案的宽度可以大于栅极图案侧壁部的宽度。
根据实施例，所述半导体器件可以进一步包括在材料层之间的栅极绝缘图案。 这里，材料层可以包括具有导电性质的材料。
根据实施例，所述半导体器件可以进一步包括在材料层的侧壁部的上表面上设 置的导电图案。 这里，导电图案的宽度可以小于材料层的侧壁部的宽度。
根据实施例，材料层的侧壁部可以具有由与提供平坦部的过程相同的过程提供 的主要侧壁部和接触主要侧壁部的辅助侧壁部。
根据实施例，材料层的侧壁部的宽度可以大于在材料层中的两个相邻材料层之 间的间隔。
根据实施例，材料层的侧壁部的上表面与凸出部的上表面共面，并且凸出部的 上表面可以平行于衬底的凹入部的底表面。
根据实施例，所述半导体器件可以进一步包括从衬底的凹入部的底表面向上延 伸并且面向材料层的平坦部的侧表面的有源柱。
根据实施例，所述半导体器件可以进一步包括从衬底的凹入部的底表面延伸并 且穿过材料层的平坦部的有源柱。 附图说明 包括附图，以提供发明构思的进一步的理解，并且附图并入在本说明书中并且 构成本说明书的一部分。 附图示意发明构思的示例性实施例并且与说明一起用于解释发 明构思的原理。 在图中 ：
图 1 是示出根据实施例的半导体器件的平面视图 ；
图 2 是示出根据实施例的半导体器件的横截面视图 ；
图 3A 到 3G 是示出根据实施例的、用于形成半导体器件的方法的横截面视图 ； 图 4A 到 4C 是示出根据实施例的、用于形成半导体器件的方法的横截面视图 ； 图 5 是示出根据实施例的半导体器件的横截面视图 ； 图 6A 到 6F 是示出根据实施例的、用于形成半导体器件的方法的横截面视图 ； 图 7A 到 7C 是示出根据实施例的、用于形成半导体器件的方法的横截面视图 ； 图 8 是示出根据实施例的半导体器件的平面视图 ； 图 9 是示出根据实施例的半导体器件的横截面视图 ； 图 10A 到 10E 是示出根据实施例的、用于形成半导体器件的方法的横截面视 图 11A 到 11C 是示出根据实施例的、用于形成半导体器件的方法的横截面视 图 12 是示出根据实施例的半导体器件的横截面视图 ； 图 13A 到 13C 是示出根据实施例的、用于形成半导体器件的方法的横截面视 图 14A 到 14C 是示出根据实施例的、用于形成半导体器件的方法的横截面视 图 15 是示出包括根据实施例的半导体器件的示例性存储器卡 1100 的框图 ；以及 图 16 是示出包括具有根据实施例的半导体器件的存储器系统的数据处理系统的图；
图；
图；
图；
框图。 具体实施方式
将参考附图在下面更加详细地描述发明构思的示例性实施例。 在全部附图和说 明书中，同样的附图标记可以指示同样的元件。
图 1 是示出根据实施例的半导体器件的平面视图，并且图 2 是沿着图 1 的线 I-I′截取的横截面视图。
参考图 1 和 2，可以提供衬底 100。 衬底 100 可以是基于半导体的半导体衬底。 衬底 100 可以包括阱区。 阱区可以包括第一导电类型掺杂剂。 衬底 100 可以包括具有底 表面 106 和侧表面 108 的凹入部 A。 衬底 100 可以包括从凹入部 A 的侧表面 108 延伸的 凸出部 B。 绝缘层 104 可以被设置在凸出部 B 上以限定凸出部 B。 相反，可以通过凹进 衬底 100 的凹入部 A 来限定衬底 100 的凹入部 A。 在此情形中，包括凹入部 A 和凸出部 B 的衬底 100 可以是一体的。
有源柱 122 可以被设置成从衬底 100 的凹入部 A 的底表面 106 向上延伸。 有源 柱 122 可以垂直于衬底 100 延伸。 有源柱 122 可以在其一端处被连接到共源区 102。 有 源柱 122 可以在其另一端处被连接到位线 BL。 有源柱 122 可以包括单晶或者多晶半导 体。
共源区 102 可以被设置在衬底 100 中，以被电连接到有源柱 122。 共源区 102 可以被设置成在衬底 100 的单元区中具有板状形式。 共源区 102 可以包括高浓度的掺杂 剂。 在共源区 102 中包括的掺杂剂可以是与阱中包括的掺杂剂不同的第二导电类型掺杂 剂。 例如，当阱包括 p 型掺杂剂时，共源区 102 可以包括 n 型掺杂剂。
材料层可以被设置在衬底 100 上，以被相互隔开。 材料层可以包括具有绝缘性 质的材料。 材料层可以包括单元间栅极绝缘层 113 和 115、第一栅极间绝缘层 111 和第二 栅极间绝缘层 117。 绝缘层 111、113、115 和 117 可以分别包括在凹入部 A 的底表面 106 上的绝缘层平坦部 111a、113a、115a 和 117a 以及分别包括绝缘层侧壁部 111b、113b、 115b 和 117b。 绝缘层侧壁部 111b、113b、115b 和 117b 分别从绝缘层平坦部 111a、 113a、115a 和 117a 延伸且在凹入部 A 的侧表面 108 之上延伸。 绝缘层侧壁部 111b、 113b、115b 和 117b 中的至少一个的厚度可以大于绝缘层平坦部 111a、113a、115a 和 117a 的相应的绝缘层平坦部的厚度。 绝缘层侧壁部 111b、113b、115b 和 117b 的宽度可以大 于在绝缘层 111、113、115 和 117 中的两个相邻绝缘层之间的间隔。 例如，绝缘层侧壁 部 111b、113b、115b 和 117b 的宽度可以分别地大于在绝缘层 111 和 113 之间 ；在绝缘 层 113 和 115 之间或者在绝缘层 113 和 111 之间 ；在绝缘层 115 和 117 之间或者在绝缘层 115 和 113 之间 ；以及在绝缘层 117 和 115 之间的间隔。 可以在衬底 100 上、从第二栅 极间绝缘层 117 隔开地设置串选择绝缘层 118。
栅极图案平坦部 141a、143a、145a、147a 和 149a 可以被设置在第一栅极间绝缘 平坦部 111a 和衬底 100 的底表面 106 之间、绝缘层平坦部 111a、113a、115a 和 117a 之间 以及第二栅极间绝缘层平坦部 117a 和串选择绝缘层 118 之间。
栅极图案侧壁部 141b、143b、145b、147b 和 149b 可以被设置在第一栅极间绝缘 层侧壁部 111b 和衬底 100 的侧表面 108 之间、绝缘层侧壁部 111b、113b、115b 和 117b 之间以及第二栅极间绝缘层侧壁部 117b 和串选择绝缘层 118 之间。
栅极图案 141、143、145、147 和 149 可以分别地包括栅极图案平坦部 141a、 143a、145a、147a 和 149a 和栅极图案侧壁部 141b、143b、145b、147b 和 149b。 栅极图 案 141、143、145、147 和 149 可以包括单元栅极图案 143、145、147、地选择栅极图案 141 和串选择栅极图案 149。 栅极图案 141、143、145、147 和 149 可以被绝缘层 111、 113、115 和 117 相互隔开。栅极图案侧壁部 141b、143b、145b、147b 和 149b 的上表面可以与凸出部 B 的绝 缘层 104 的上表面共面。 凸出部 B 的绝缘层 104 的下表面可以与凹入部 A 的底表面 106 共面。
栅极图案 141、143、145、147 和 149 可以沿着有源柱 122 的侧壁在衬底 100 之上 堆叠。 栅极图案 141、143、145、147 和 149 可以具有在衬底 100 之上在第一方向上延伸 的线性形状。 沿着有源柱 122 的侧壁堆叠的栅极图案 141、143、145、147 和 149 可以形 成一个垂直型单元串。 有源柱 122 可以面向栅极图案平坦部 141a、143a、145a、147a 和 149a 的侧壁。 虽然为了解释方便起见，在图中示出三个单元栅极图案 143、145 和 147， 但是单元栅极图案的数目不限于此。
信息存储层 130 可以被设置在单元栅极图案 143、145 和 147 和有源柱 122 的侧 壁之间。 信息存储层 130 可以被设置在栅极图案 141、143、145、147 和 149 和绝缘层 111、113、115、117 和 118 之间。 信息存储层 130 可以包括在有源柱 122 的侧壁上顺序 地堆叠的隧道电介质层、陷阱绝缘层和阻挡层。
隧道电介质层可以是单层或者多层结构。 例如，隧道电介质层可以包括氮氧化 硅、氮化硅、氧化硅和金属氧化物中的至少一种。 陷阱绝缘层可以包括能够存储电荷的电荷陷阱部位。 例如，陷阱绝缘层可以包 括氮化硅、金属氮化物、金属氮氧化物、金属氧化硅、金属氮氧化硅和纳米点中的至少 一种。
阻挡层可以包括选自氧化硅层、氮化硅层、氮氧化硅层和高电介质层中的至少 一种。 高电介质层可以包括选自金属氧化物层、金属氮化物层和金属氮氧化物层中的至 少一种。 高电介质层可以包括铪 (Hf)、锆 (Zr)、铝 (Al)、钽 (Ta)、镧 (La)、铈 (Ce) 和 镨 (Pr)。 阻挡层的介电常数可以大于隧道绝缘层的介电常数。
单元栅极图案 143、145 和 147 可以分别地形成字线。 第一导电图案 162 可以被 设置在单元栅极图案侧壁部 143b、145b 和 147b 的上表面。 第一导电图案 162 的宽度可 以大于单元栅极图案侧壁部 143b、145b 和 147b 的宽度。 第一导电图案 162 可以是单元 插塞 CP。 字线可以分别地通过单元插塞 CP 而被连接到宽字线 WL。 相反，第一导电图 案 162 可以是宽字线 WL。
地选择栅极图案 141 可以被设置在衬底 100 和单元栅极图案 143 之间。 地选择 栅极图案 141 可以控制与有源柱 122 和衬底 100 的电连接。 第二导电图案 166 可以被设 置在地选择栅极图案 141 的侧壁部 141b 的上表面上。 第二导电图案 166 的宽度可以大于 地选择栅极图案 141 的侧壁部 141b 的宽度。 第二导电图案 166 可以是地选择插塞 GSP。 地选择栅极图案 141 可以通过地选择插塞 GSP 而被连接到地选择线 GSL。 相反，第二导 电图案 166 可以是地选择线 GSL。
串选择栅极图案 149 可以被设置在单元栅极图案 143、145 和 147 的最高位置处 设置的单元栅极图案 147 之上。 串选择栅极图案 149 可以在与衬底 100 平行的第一方向上 延伸。 第三导电图案 164 可以被设置在串选择栅极图案 149 的侧壁部 149b 的上表面上。 第三导电图案 164 的宽度可以大于串栅极图案 149 的侧壁部 149b 的宽度。 第三导电图案 164 可以是用于与串选择线相连接的插塞。 串选择线可以在第一方向上延伸。 相反，第 三导电图案 164 可以是串选择线。
因为栅极图案侧壁部 141b、143b、145b、147b 和 149b 的宽度大于栅极图案平坦 部 141a、143a、145a、147a 和 149a 的宽度，所以能够通过形成导电图案的过程来确保裕 度。 此外，因为栅极图案平坦部 141a、143a、145a、147a 和 149a 的宽度没有增加，所 以能够在形成导电图案的过程中来确保裕度，并且还能够提供一种高度集成的半导体器 件。
位线 BL 可以被设置在串选择栅极图案 149 上。 位线 BL 可以被设置成与串选择 栅极图案 149 交叉。 位线 BL 可以在与串选择栅极图案 149 延伸的第一方向交叉的第二方 向上延伸。 第一和第二方向可以相互垂直。 串选择绝缘层 118 可以被设置在串选择栅极 图案 149 和位线 BL 之间。
位线 BL 可以经由位于有源柱 122 的上部上的漏区 123 而被连接到有源柱 122。 漏区 123 可以包括在有源柱 122 的上部上的高浓度掺杂剂区。 根据实施例，位线 BL 可以 经由特定插塞而被连接到漏区 123。 可以在衬底 100 上设置多个有源柱 122。 在位线 BL 和有源柱 122 之间的电连接可以由串选择栅极图案 149 来控制。
在第二方向上延伸的多个有源柱 122 可以被连接到同一位线 BL。 彼此邻近的有 源柱 122 可以通过绝缘材料 124 来绝缘。 在下文中，将详细描述根据实施例的、用于形成半导体器件的方法。
图 3A 到 3G 是示出根据实施例的、用于形成半导体器件的方法的横截面视图。
参考图 3A，可以提供衬底 100。 衬底 100 可以包括具有底表面 106 和侧表面 108 的凹入部 A 以及从侧表面 108 延伸的凸出部 B。 可以在衬底 100 上形成绝缘层 104，以 限定凹入部 A 和凸出部 B。 绝缘层 104 可以包括氧化硅。 相反，衬底 100 可以被蚀刻， 以限定凹入部 A 和凸出部 B。
衬底 100 可以是具有单晶体结构的半导体 ( 例如， p 型硅片 )。 衬底 100 可以 包括阱。 可以通过将掺杂剂注入到衬底 200 中来形成阱。 可以通过包括离子注入过程或 者等离子体注入过程的掺杂过程，将掺杂剂注入到衬底 100 中。 共源区 102 可以被设置 在衬底 100 的上表面上。 可以通过利用掺杂剂对阱进行掺杂来形成共源区 102。 共源区 102 可以包括具有与阱不同的导电类型的掺杂剂。 例如，阱可以包括 p 型掺杂剂，而共源 区 102 可以包括 n 型掺杂剂。
可以在衬底 100 上形成第一牺牲层 SC1。 可以在衬底 100 的凹入部 A 的底表面 106 和侧表面 108 上形成第一牺牲层 SC1。 第一牺牲层 SC1 可以在凸出部 B 之上延伸。 可以在第一牺牲层 SC1 上形成第一辅助栅极间绝缘层 110。 第一辅助栅极间绝缘层 110 可以包括在凹入部 A 的底表面 106 上形成的第一辅助栅极间绝缘层平坦部 110a 和从第一 辅助栅极间绝缘层平坦部 110a 延伸且在侧表面 108 之上延伸的第一辅助栅极间绝缘层侧 壁部 110b。 第一辅助栅极间绝缘层 110 可以在凸出部 B 之上延伸。
参考图 3B，可以使用第一牺牲层 SC1 作为蚀刻停止层，对第一辅助栅极间绝缘 层 110 执行蚀刻过程。 蚀刻过程可以是各向异性蚀刻过程。 由于蚀刻过程，在凹入部 A 之上形成的第一辅助栅极间绝缘层 110 的第一辅助栅极间绝缘层平坦部 110a 可以被去 除。 第一辅助栅极间绝缘层侧壁部 110b 可以保留。
在蚀刻过程之后，可以在衬底 100 之上形成第一栅极间绝缘层 111。 第一栅极 间绝缘层 111 可以包括在衬底 100 的凹入部 A 的底表面 106 之上的第一栅极间绝缘层平坦
部 111a。 第一栅极间绝缘层 111 可以包括从第一栅极间绝缘层平坦部 111a 延伸且在凹入 部 A 的侧表面 108 之上延伸的第一栅极间绝缘层侧壁部 111b。 第一栅极间绝缘层侧壁部 111b 可以包括在与对第一栅极间绝缘层平坦部 111a 执行的过程相同的过程中提供的主要 第一栅极间绝缘层侧壁部 111c 和接触主要第一栅极间绝缘层侧壁部 111c 的第一辅助栅极 间绝缘层侧壁部 110b。
参考图 3C，如结合图 3B 描述地，牺牲层 SC2 至 SC5 和绝缘层 113、115 和 117 可以在第一栅极间绝缘层 111 之上交替地形成。 绝缘层 111、113、115 和 117 可以在衬底 100 的凹入部 A 的底表面 106 之上分别地包括绝缘层平坦部 111a、113a、115a 和 117a。 绝缘层 111、113、115 和 117 可以分别地包括绝缘层侧壁部 111b、113b、115b 和 117b。 绝缘层侧壁部 111b、113b、115b 和 117b 分别从绝缘层平坦部 111a、113a、115a 和 117a 延伸且在凹入部 A 的侧壁 108 之上延伸。 绝缘层侧壁部 111b、113b、115b 和 117b 可以 分别包括分别地在与对绝缘层平坦部 111a、113a、115a 和 117a 执行的过程相同的过程中 提供的主要绝缘层侧壁部 111c、113c、115c 和 117c 以及分别包括分别接触主要绝缘层侧 壁部 111c、113c、115c 和 117c 的辅助绝缘层侧壁部 110b、112b、114b 和 116b。 绝缘层 侧壁部 111b、113b、115b 和 117b 的厚度可以分别地大于绝缘层平坦部 111a、113a、115a 和 117a 的厚度。 可以在第五牺牲层 SC5 上形成串选择绝缘层 118。 绝缘层 111、113、115 和 117 可以包括氧化硅。 牺牲层 SC1 至 SC5 可以由能够 被选择性地蚀刻成使得绝缘层 111、113、115 和 117 被最小化地蚀刻的材料来形成。 例 如，牺牲层 SC1 至 SC5 可以包括氮化硅。
可以使用凸出部 B 的上表面作为蚀刻停止层来执行平坦化过程。 可以通过回蚀 过程或者化学机械抛光 (CMP) 过程来执行平坦化过程。 因此，凸出部 B 的上表面可以与 绝缘层侧壁部 111b、113b、115b 和 117b 的上表面共面。
参考图 3D，绝缘层 111、113、115 和 117、串选择绝缘层 118 和牺牲层 SC1 至 SC5 被构图，以形成暴露衬底 100 的凹入部 A 的底表面 106 的第一开口 120。 可以通过 各向异性蚀刻过程来形成第一开口 120。
参考图 3E，有源柱 122 可以被形成为覆盖第一开口 120 的内壁。 可以使用化学 气相沉积 (CVD) 或者原子层化学气相沉积 (ALCVD) 之一来将有源柱 122 形成为保形地 覆盖第一开口 120 的内壁。 有源柱 122 可以被形成为具有与衬底 100 相同的导电类型， 并且因此可以被电连接到衬底 100。 例如，有源柱 122 可以包括具有与衬底 100 相连接 的、没有晶体缺陷的单晶体结构的硅。为此，可以使用外延技术之一，从暴露的衬底 100 生长有源柱 122。 可以利用绝缘材料 ( 例如，氧化硅、氮化硅或者空气 )124 填充第一开 口 120 的残余空间。 可以在有源柱 122 上形成漏区 123。
绝缘层 111、113、115 和 117、串选择绝缘层 118 和牺牲层 SC1 至 SC5 可以被构 图，以形成暴露衬底 100 的凹入部 A 的底表面 106 的初步栅极隔离区 126。 例如，可以 在相邻的有源柱 122 之间形成初步栅极隔离区 126。 因此，绝缘层 111、113、115 和 117 和牺牲层 SC1 至 SC5 的侧壁可以由初步栅极隔离区 126 来暴露。 用于形成初步栅极隔离 区 126 的过程可以类似于用于形成第一开口 120 的过程。
参考图 3F，可以去除由初步隔离区 126 暴露的牺牲层 SC1 至 SC5。 因此，可 以在绝缘层 111、113、115 和 117 和串选择绝缘层 118 之间形成栅极区 128，以暴露有源
柱 122 的侧壁。 可以使用相对于绝缘层 111、113、115 和 117、串选择绝缘层 118、衬 底 100、有源柱 122 和绝缘材料 124 具有蚀刻选择性的蚀刻方案来实现牺牲层 SC1 至 SC5 的去除。 可以利用干法或者湿法方法和各向同性蚀刻方法来执行牺牲层 SC1 至 SC5 的去 除。
参考图 3G，可以在其中已经形成栅极区 128 的结构之上保形地形成信息存储层 130。 信息存储层 130 可以包括在有源柱 122 的侧壁上顺序地堆叠的隧道电介质层、陷阱 绝缘层和阻挡绝缘层。
可以在信息存储层 130 上形成初步栅极导电层 140，以填充初步栅极隔离区 126 和栅极区 128。 初步栅极导电层 140 可以包括利用 CVD 或者 ALD 方法形成的多晶硅层、 硅化物层和金属层中的至少一种。 因为可以在衬底 100 上形成信息存储图案 130，所以可 以将初步栅极导电层 140 从衬底 100 电分离。
再次参考图 2，可以使用串选择绝缘层 118 的上表面作为蚀刻停止层来去除初步 栅极导电层 140 和信息存储层 130 的一部分。 可以去除在初步栅极隔离区 126 上形成的 初步栅极导电层 140，然后可以在初步栅极隔离区 126 上形成填隙绝缘层 150。 初步栅极 导电层 140 可以被构图，以形成栅极图案 141、143、145、147 和 149。 栅极图案 141、 143、145、147 和 149 可以包括串选择栅极图案 149、单元栅极图案 143、145 和 147 和地 选择栅极图案 141。
去除在初步栅极隔离区 126 上形成的初步导电层 140 可以包括通过构图过程执行 蚀刻，直至除了衬底 100 之外的、地选择栅极图案 141 的上表面被暴露。 可以通过对有 源柱 122 进行构图来形成以二维方式排列的柱。
可以在衬底 100 上形成层间电介质层 160。 可以形成穿过层间电介质层 160 并且 暴露栅极图案侧壁部 141b、143b、145b、147b 和 149b 的第二开口。 可以形成导电图案 162 和 166，以填充第二开口。 导电图案 162、164 和 166 的宽度可以大于栅极图案侧壁 部 141a、143a、145a 和 149a 的宽度。
在下文中，将详细描述根据实施例的、用于形成半导体器件的方法。
图 4A 到 4C 是示出根据实施例的、用于形成半导体器件的方法的横截面视图。
参考图 4A，可以在衬底 100 上形成第一牺牲层 SC1。 可以在第一牺牲层 SC1 上 形成第一栅极间绝缘层 111。 第一栅极间绝缘层 111 可以包括在衬底 100 的凹入部 A 的 底表面 106 上的第一栅极间绝缘层平坦部 111a。 第一栅极间绝缘层 111 可以包括从第一 栅极间绝缘平坦部 111a 延伸且在凹入部 A 的侧壁 108 之上延伸的第一栅极间绝缘层侧壁 部 111b。
参考图 4B，可以对第一栅极间绝缘层 111 执行蚀刻过程。 蚀刻过程可以是各向 异性蚀刻过程。 可以通过蚀刻过程来去除第一栅极间绝缘层平坦部 111a 的上部。 剩余 的第一栅极间绝缘层平坦部 111a 的厚度可以小于第一栅极间绝缘层侧壁部 111b 的厚度。
参考图 4C，如在图 4B 中描述地，绝缘层 111、113、115 和 117 以及牺牲层 SC1 至 SC5 可以被交替地堆叠。 绝缘层 111、113、115 和 117 可以由牺牲层 SC1 至 SC5 相互 隔开。 绝缘层 111、113、115 和 117 可以包括在衬底 100 的凹入部 A 的底表面 106 之上 的绝缘层平坦部 111a、113a、115a 和 117a。 绝缘层 111、113、115 和 117 可以包括从绝 缘层平坦部 111a、113a、115a 和 117a 延伸且在凹入部 A 的侧表面 108 之上延伸的绝缘层侧壁部 111b、113b、115b 和 117b。 绝缘层侧壁部 111b、113b、115b 和 117b 的厚度可以 大于绝缘层平坦部 111a、113a、115a 和 117a 的厚度。 可以在牺牲层 SC5 上形成串选择 绝缘层 118。 可以使用串选择绝缘层 118 作为蚀刻停止层来执行平坦化过程。 此后，可 以由结合图 2 和 3D 至 3G 描述的方法来提供根据本实施例的方法。
在下文中，将详细描述根据实施例的半导体。
图 5 是沿着图 1 的线 I-I′截取的、示出根据实施例的用于形成半导体器件的方 法的横截面视图。
参考图 1 和 5，材料层可以被设置在衬底 100 上，以从相互隔开。 材料层可以 包括具有导电性的材料。 材料层可以是栅极图案 141、143、145、147 和 149。 栅极图 案 141、143、145、147 和 149 可以包括在衬底 100 的凹入部 A 的底表面 106 之上的栅极 图案平坦部 141a、143a、145a、147a 和 149a。 栅极图案 141、143、145、147 和 149 可 以包括从栅极图案平坦部 141a、143a、145a、147a 和 149a 延伸且在凹入部 A 的侧壁 108 之上延伸的栅极图案侧壁部 141b、143b、145b、147b 和 149b。 栅极图案侧壁部 141b、 143b、145b、147b 和 149b 中的至少一个的厚度可以大于栅极图案平坦部 141a、143a、 145a、147a 和 149a 的厚度。 导电图案 162、164 和 166 可以被设置在栅极图案侧壁部 141b、143b、145b、147b 和 149b 的上表面上。 导电图案 162、164 和 166 的宽度可以小 于栅极图案侧壁部 141b、143b、145b、147b 和 149b 的宽度。 类似于结合图 2 描述的方法，可以提供单元栅极图案 143、145 和 147、串选择栅 极图案 149、地选择栅极图案 141、绝缘层 111、113、115 和 117、串选择绝缘层 180、位 线 BL、有源柱 122、漏区 123、绝缘材料 124、凸出部 B、绝缘层 104、填隙绝缘层 150、 层间电介质层 160、共源区 102 和信息存储层 130。
在下文中，将详细描述根据实施例的、用于形成半导体器件的方法。
图 6A 到 6F 是示出根据实施例的、用于形成半导体器件的方法的横截面视图。
参考图 6A，可以如结合图 3A 描述地在衬底 100 上形成第一辅助牺牲层 SC1。 可 以在凹入部 A 的底表面 106 和侧表面 108 上形成第一辅助牺牲层 SC1。 也可以在凸出部 B 上形成第一辅助牺牲层 SC1。 第一辅助牺牲层 SC1 可以包括在凹入部 A 的底表面 106 上的第一辅助牺牲层平坦部 SC1a 以及从第一辅助牺牲层平坦部 SC1a 延伸且在凹入部 A 的侧表面 108 之上延伸的第一辅助牺牲层侧壁部 SC1b。
参考图 6B，可以使用衬底 100 作为蚀刻停止层，对第一辅助牺牲层 SC1 执行蚀 刻过程。 蚀刻过程可以是各向异性蚀刻过程。 由于蚀刻过程，第一辅助牺牲平坦部 SC1a 可以被去除，并且第一辅助牺牲侧壁部 SC 1b 可以被保留。
在蚀刻过程之后，可以在衬底 100 之上形成第二牺牲层 SC2。 第二牺牲层 SC2 可以包括在衬底 100 的凹入部 A 的底表面 106 之上的第二牺牲层平坦部 SC2a。 第二牺牲 层 SC2 可以包括从第二牺牲层平坦部 SC2a 延伸且在凹入部 A 的侧表面 108 之上延伸的第 二牺牲层侧壁部 SC2b。 第二牺牲层侧壁部 SC2b 可以包括由与对第二牺牲层平坦部 SC2a 执行的过程相同的过程提供的主要第二牺牲层侧壁部 SC2c 以及接触主要第二牺牲层侧壁 部 SC2c 的第一辅助牺牲层侧壁部 SC1b。
可以在第二牺牲层 SC2 上形成第一栅极间绝缘层 111。 可以在第一栅极间绝缘 层 111 上形成第三牺牲层。 可以使用第一栅极间绝缘层 111 作为蚀刻停止层来各向异性
地蚀刻第三牺牲层，以形成第三牺牲层侧壁部 SC3b。
参考图 6C，可以通过结合图 6B 描述的方法，在衬底 100 之上交替地形成牺牲层 SC2、SC4、SC6、SC8 和 SC10 以及绝缘层 111、113、115 和 117。 牺牲层 SC2、SC4、 SC6、 SC8 和 SC10 可以分别地包括在衬底 100 的凹入部 A 的底表面之上的牺牲层平坦部 SC2a、 SC4a、 SC6a、 SC8a 和 SC10a。 牺牲层 SC2、 SC4、 SC6、 SC8 和 SC10 可以分别 包括分别从牺牲层平坦部 SC2a、 SC4a、 SC6a、 SC8a 和 SC10a 延伸且在凹入部 A 的侧表 面 108 之上延伸的牺牲层侧壁部 SC2b、 SC4b、 SC6b、 SC8b 和 SC10b。 牺牲层侧壁部 SC2b、 SC4b、 SC6b、 SC8b 和 SC10b 可以分别包括由与对牺牲层平坦部 SC2a、 SC4a、 SC6a、 SC8a 和 SC10a 执行的 过程相同的过程提供的主要牺牲侧壁部 SC2c、 SC4c、 SC6c、SC8c 和 SC10c 以及分别接触主要牺牲侧壁部 SC2c、SC4c、SC6c、SC8c 和 SC10c 的辅助牺牲层侧壁部 SC1b、 SC3b、 SC5b、 SC7b 和 SC9b。 可以在第十牺牲层 SC10 上 形成串选择绝缘层 118。 可以使用凸出部 B 的绝缘层 104 的上表面作为蚀刻停止层，来 执行平坦化过程。
绝缘层 111、113、115 和 117 可以包括氧化硅。 牺牲层 SC2、 SC4、 SC6、 SC8 和 SC10 和辅助牺牲层 SC1、 SC3、 SC5、 SC7 和 SC9 可以由能够在最小化地蚀刻绝缘层 111、113、115 和 117 时被选择性地蚀刻的材料来形成。例如，牺牲层 SC2、SC4、SC6、 SC8 和 SC10 和辅助牺牲层 SC1、 SC3、 SC5、 SC7 和 SC9 可以包括氮化硅。 参考图 6D，可以通过结合图 3D 至 3E 描述的方法，来提供有源柱 122、绝缘材 料 124、漏区 123 和初步栅极隔离区 126。
参考图 6E，可以去除牺牲层 SC2、 SC4、 SC6、 SC8 和 SC10，然后可以如在图 3F 的方法中描述地那样来形成栅极区 128。 在去除牺牲层 SC2、SC4、SC6、SC8 和 SC10 之后，可以通过结合图 3G 描述的方法来形成信息存储层 130。
参考图 6F，可以通过结合图 3G 描述的方法来形成初步栅极导电层 ( 未示出 )， 以填充初步栅极隔离区 126 和栅极区 128。 如结合图 2 描述地，可以去除初步栅极导电 层 140 和信息存储层 130 的一部分。 可以去除在初步栅极隔离区 126 之上的初步栅极导 电层，然后可以在所得到的结构之上形成填隙绝缘层 150，以形成栅极图案 141、143、 145、147 和 149。 如结合图 2 描述地，可以提供层间电介质层 160、导电图案 162、164 和 166 和位线 BL。
在下文中，将详细描述根据实施例的、用于形成半导体器件的方法。
图 7A 至 7C 是示出根据实施例的、用于形成半导体器件的方法的横截面视图。
参考图 7A，可以在衬底 100 上形成第二牺牲层 SC2。 第二牺牲层 SC2 可以包括 在衬底 100 的凹入部 A 的上表面 106 之上的第二牺牲层平坦部 SC2a。 第二牺牲层 SC2 可 以包括从第二牺牲层平坦部 SC2a 延伸且在凹入部 A 的侧表面 108 之上延伸的第二牺牲层 侧壁部 SC2b。
参考图 7B，可以对第二牺牲层 SC2 执行蚀刻处理。 蚀刻过程可以是各向异性蚀 刻过程。 可以通过蚀刻过程来去除第二牺牲层 SC2a 的一部分。 第二牺牲层平坦部 SC2a 的厚度 W2a 可以小于第二牺牲层侧壁部 SC2b 的厚度 W2b。 第一栅极间绝缘层 111 和第 四牺牲层 SC4 可以在第二牺牲层 SC2 之上顺序地形成。 可以通过各向异性蚀刻过程来 蚀刻第四牺牲层 SC4。 可以去除第四牺牲层平坦部 SC4a 的一部分。 第四牺牲层平坦部
SC4a 的厚度可以小于第四牺牲层侧壁部 SC4b 的厚度。
参考图 7C，可以通过结合图 7B 描述的方法来形成第六牺牲层 SC6、第八牺牲层 SC8 和第十牺牲层 SC10。 牺牲层 SC2、 SC4、 SC6、 SC8 和 SC10 可以由绝缘层 111、 113、115 和 117 隔开。 牺牲层 SC2、 SC4、 SC6、 SC8 和 SC10 可以分别包括在衬底 100 的凹入部 A 的底表面 106 之上的牺牲层平坦部 SC2a、SC4a、SC6a、SC8a 和 SC10a。 牺 牲层 SC2、 SC4、 SC6、 SC8 和 SC10 可以分别包括分别从牺牲层平坦部 SC2a、 SC4a、 SC6a、 SC8a 和 SC10a 延伸且在凹入部 A 的侧表面 108 之上延伸的牺牲层侧壁部 SC2b、 SC4b、 SC6b、 SC8b 和 SC10b。 牺牲层侧壁部 SC2b、 SC4b、 SC6b、 SC8b 和 SC10b 的 厚度可以大于牺牲层平坦部 SC2a、SC4a、SC6a、SC8a 和 SC10a 的厚度。 可以在第十牺 牲层 SC10 上形成串选择绝缘层 118。 可以使用凸出部 B 的顶表面作为蚀刻停止层来执行 平坦化过程。 此后，可以通过结合图 6D 到 6F 描述的方法提供根据本实施例的方法。
在下文中，将详细描述根据实施例的半导体器件。
图 8 是示出根据实施例的半导体器件的平面视图。 图 9 是示出根据实施例的半 导体器件的横截面视图。 图 9 是沿着图 8 的线 II-II′截取的横截面视图。
参考图 8 和 9，可以提供衬底 200。 衬底 200 可以是基于半导体的衬底。 衬底 200 可以包括阱。 阱可以包括第一导电类型掺杂剂。 衬底 200 可以包括具有底表面 206 和侧表面 208 的凹入部 A 以及从侧表面 208 延 伸的凸出部 B。 绝缘层 204 可以被设置在衬底 200 上，以限定凹入部 A 和凸出部 B。 绝 缘层 204 可以包括氧化硅。 相反，可以通过蚀刻衬底 200 来限定衬底 200 的凸出部 A。 在此情形中，凹入部 A 和凸出部 B 可以是一体衬底。
有源柱 236 可以被设置成从衬底 200 的凹入部 A 的底表面 206 向上延伸。 有源 柱 122 可以垂直于衬底 200 延伸。 有源柱 236 可以在其一端处被连接到衬底 200。 有源 柱 236 可以在其另一端处被连接到位线 BL。 有源柱 236 可以包括单晶或者多晶半导体。
共源区 202 可以被设置在衬底 200 上，以电连接到有源柱 236。 共源区 202 可以 被设置成在衬底 200 的单元区中具有板状形式。共源区 202 可以包括高浓度的掺杂剂。在 共源区 202 中包括的掺杂剂可以是与在阱中包括的掺杂剂不同的第二导电类型掺杂剂。 例如，当阱包括 p 型掺杂剂时，共源区 202 可以包括 n 型掺杂剂。
材料层可以被设置在衬底 200 上，以相互隔开。 材料层可以包括具有绝缘性质 的材料。 材料层可以包括单元间栅极绝缘层 223 和 225、第一栅极间绝缘层 221 和第二栅 极间绝缘层 227。 绝缘层 221、223、225 和 227 可以分别包括在底表面 206 上的绝缘层 平坦部 221a、223a、225a 和 227a 以及分别包括分别从绝缘层平坦部 221a、223a、225a 和 227a 延伸且在侧表面 208 之上延伸的绝缘层侧壁部 221b、223b、225b 和 227b。 绝缘层侧 壁部 221b、223b、225b 和 227b 中的至少一个的厚度可以大于绝缘层平坦部 221a、223a、 225a 和 227a 的厚度。 绝缘层侧壁部 221b、223b、225b 和 227b 的宽度可以大于在绝缘层 221、223、225 和 227 之间的间隔。 例如，绝缘层侧壁部 221b、223b、225b 和 227b 的宽 度可以分别地大于在绝缘层 221 和 223 之间 ；在绝缘层 223 和 225 之间或者在绝缘层 223 和 221 之间 ；在绝缘层 225 和 227 之间或者在绝缘层 225 和 223 之间 ；以及在绝缘层 227 和 225 之间的间隔。 串选择绝缘层 209 可以被设置在衬底 200 和第一栅极间绝缘层 221 之间。
栅 极 图 案 211、213、215、217 和 219 可 以 分 别 包 括 栅 极 图 案 平 坦 部 211a、 213a、215a、217a 和 219a 以 及 分 别 包 括 栅 极 图 案 侧 壁 部 211b、213b、215b、217b 和 219b。 栅极图案 211、213、215、217 和 219 可以包括单元栅极图案 213、215 和 217、地 选择栅极图案 211 和串选择栅极图案 219。 栅极图案 211、213、215、217 和 219 可以由 绝缘层 221、223、225 和 227 相互隔开。
栅极图案平坦部 211a、213a、215a、217a 和 219a 可以被设置在第一栅极间绝缘 平坦部 221a 和衬底 200 的底表面 206 之间、绝缘层平坦部 221a、223a、225a 和 227a 之间 以及第二栅极间绝缘层平坦部 227a 和串选择绝缘层 230 之间。
栅极图案侧壁部 211b、213b、215b、217b 和 219b 可以被设置在第一栅极间绝缘 层侧壁部 221b 和衬底 200 的侧表面 208 之间、绝缘层侧壁部 221b、223b、225b 和 227b 之间以及第二栅极间绝缘层侧壁部 227b 和串选择绝缘层 230 之间。
栅极图案侧壁部 211b、213b、215b、217b 和 219b 的上表面可以与凸出部 B 的绝 缘层 204 的上表面共面。 凸出部 B 的绝缘层 204 的下表面可以与凹入部 A 的底表面 206 共面。
有源柱 236 可以穿过栅极图案 211、213、215、217 和 219 并且被连接到衬底 200。 沿着有源柱 236 的侧壁堆叠的栅极图案 211、213、215、217 和 219 可以形成一个垂 直型单元串。 单元栅极图案 213、215 和 217 可以具有与衬底 200 平行的板状形式。 虽 然为了解释方便起见，在附图中示出三个单元栅极图案 213、215 和 217，但是单元栅极 图案的数目不限于此。
信息存储层 234 可以被设置在单元栅极图案 213、215 和 217 和有源柱 236 之间。 信息存储层 234 可以被形成为具有穿过单元栅极图案 213、215 和 217 以及选择栅极图案 211 和 219 的圆柱形形状。 信息存储层 234 可以被形成为围绕有源柱 236。 信息存储层 234 可以包括隧道电介质层、陷阱绝缘层和阻挡层。
隧道电介质层可以是单层或者多层结构。 例如，隧道电介质层可以包括氮氧化 硅、氮化硅、氧化硅和金属氧化物中的至少一种。
陷阱绝缘层可以包括能够存储电荷的电荷陷阱部位。 例如，陷阱绝缘层可以包 括氮化硅、金属氮化物、金属氮氧化物、金属氧化硅、金属氮氧化硅和纳米点中的至少 一种。
阻挡层可以包括选自氧化硅层、氮化硅层、氮氧化硅层和高电介质层中的至少 一种。 高电介质层可以包括选自金属氧化物、金属氮化物和金属氮氧化物中的至少一 种。 高电介质层可以包括铪 (Hf)、锆 (Zr)、铝 (Al)、钽 (Ta)、镧 (La)、铈 (Ce) 和镨 (Pr)。 阻挡层的介电常数可以大于隧道绝缘层的介电常数。
单元栅极图案 213、215 和 217 可以分别形成字线。 第一导电图案 244 可以被设 置在单元栅极图案侧壁部 213b、215b 和 217b 的上表面上。 第一导电图案 244 的宽度可 以大于单元栅极图案侧壁部 213b、215b 和 217b 的宽度。 第一导电图案 244 可以是单元 插塞 CP。 字线可以分别地通过单元插塞 CP 而被连接到宽字线 WL。 相反，第一导电图 案 244 可以是宽字线 WL。
地选择栅极图案 211 可以被设置在衬底 200 与其最低位置处设置的单元栅极图案 213 之间。 地选择栅极图案 211 可以控制在有源柱 236 和衬底 200 中的电连接。 第二导电图案 246 可以被设置在地选择栅极图案 211 的侧壁部 211b 的上表面上。 第二导电图案 246 的宽度可以大于地选择栅极图案 211 的侧壁部 211b 的宽度。 第二导电图案 246 可以 是地选择插塞 GSP。 地选择栅极图案 211 可以通过地选择插塞 GSP 而被连接到地选择线 GSL。 相反，第二导电图案 246 可以是地选择线 GSL。
串选择栅极图案 219 可以被设置在单元栅极图案 213、215 和 217 的最高位置处 设置的单元栅极图案 217 之上。 串选择栅极图案 219 可以在与衬底 200 平行的第一方向 上延伸。 穿过第一层间电介质层 240 和第二层间电介质层 250 的第三导电图案 248 可以 被设置在串选择栅极图案 219 的侧壁部 219b 的上表面上。 第三导电图案 248 的宽度可以 大于串选择栅极图案 219 的侧壁部 219b 的宽度。 第三导电图案 248 可以是串选择插塞 SSP。 串选择栅极图案 219 可以通过串选择插塞 SSP 连接到串选择线 SSL。
位线 BL 可以被设置在串选择栅极图案 219 上。 位线 BL 可以被设置成与串选择 栅极图案 219 交叉。 位线 BL 可以在与串选择栅极图案 219 延伸的第一方向相交叉的第二 方向上延伸。 第一和第二方向可以相互垂直。 串选择绝缘层 230 可以被设置在串选择栅 极图案 219 和位线 BL 之间。
位线 BL 可以经由位于有源柱 236 的上部上的漏区 D 而被连接到有源柱 236。 漏 区 D 可以是高浓度掺杂剂区域。 根据实施例，位线 BL 可以经由特定插塞而被连接到漏 区 D。 多个有源柱 236 可以被设置在衬底 200 上。 在位线 BL 和有源柱 236 之间的电连 接可以由串选择栅极图案 219 来控制。
在下文中，将参考图 10A 至 10F 来详细描述根据实施例的、用于形成半导体器 件的方法。
图 10A 至 10F 是示出根据实施例的、用于形成半导体器件的方法的横截面视 图。
参考图 10A，可以提供衬底 200。 衬底 200 可以包括具有底表面 206 和侧表面 208 的凹入部 A 以及从侧表面 208 延伸的凸出部 B。 可以在衬底 200 上形成绝缘层 204， 以形成凹入部 A 和凸出部 B。 绝缘层 204 可以包括氧化硅。 相反，可以蚀刻衬底 200， 以形成凹入部 A 和凸出部 B。
衬底 200 可以是具有单晶体结构的半导体 ( 例如， p 型硅片 )。 衬底 200 可以 包括阱。 可以通过将掺杂剂注入到衬底 200 中来形成阱。 可以通过包括离子注入过程或 者等离子体注入过程的掺杂过程，将掺杂剂注入到衬底 200 中。 共源区 202 可以被设置 在衬底 200 的上表面上。 可以通过利用掺杂剂对阱进行掺杂来形成共源区 202。 共源区 202 可以包括与阱不同的导电类型的掺杂剂。 例如，阱可以包括 p 型掺杂剂，而共源区 202 可以包括 n 型掺杂剂。
可以在衬底 200 上形成地选择绝缘层 209。 可以在衬底 200 的凹入部 A 的底表 面 206 和侧表面 208 上形成地选择绝缘层 209。 可以在地选择绝缘层 209 上形成地选择 栅极图案 211。 可以在衬底 200 之上形成地选择栅极图案 211。 可以在地选择栅极图案 211 上形成第一辅助栅极间绝缘层 220。 第一辅助栅极间绝缘层 220 可以包括在衬底 200 的凹入部 A 的底表面 206 上形成的第一辅助栅极间绝缘层平坦部 220a。 第一辅助栅极间 绝缘层 220 可以包括从第一辅助栅极间绝缘层平坦部 220a 延伸且在侧表面 208 之上延伸 的第一辅助栅极间绝缘侧壁部 220b。参考图 10B，可以使用地选择绝缘栅极图案 211 作为蚀刻停止层，对第一辅助栅 极间绝缘层 220 执行蚀刻过程。 蚀刻过程可以是各向异性蚀刻过程。 由于蚀刻过程，第 一辅助栅极间绝缘层平坦部 220a 可以被去除，并且第一辅助栅极间绝缘层侧壁部 220b 可 以被保留。
在蚀刻过程之后，可以在衬底 200 之上形成第一栅极间绝缘层 221。 第一栅极 间绝缘层 221 可以包括在衬底 200 的凹入部 A 的底表面 106 之上的第一栅极间绝缘层平坦 部 221a。 第一栅极间绝缘层 221 可以包括从第一栅极间绝缘层平坦部 221a 延伸且在凹入 部 A 的侧表面 208 之上延伸的第一栅极间绝缘层侧壁部 221b。 第一栅极间绝缘层侧壁部 221b 可以包括由与对第一栅极间绝缘层平坦部 221a 执行的过程相同的过程提供的主要第 一栅极间绝缘层侧壁部 221c 以及接触主要第一栅极间绝缘层侧壁部 221c 的第一辅助栅极 间绝缘层侧壁部 220b。
参考图 10C，可以通过结合图 10B 描述的方法，在第一栅极间绝缘层 221 之上交 替地形成栅极图案 213、215、217 和 219 以及绝缘层 223、225 和 227。 可以在串选择栅 极图案 219 上形成串选择绝缘层 230。
绝缘层 221、223、225 和 227 可以包括分别在衬底 200 的凹入部 A 的底表面 206 之上的绝缘层平坦部 221a、223a、225a 和 227a。 绝缘层 221、223、225 和 227 可以分 别地包括分别从绝缘层平坦部 221a、223a、225a 和 227a 延伸且在凹入部 A 的侧壁 208 之 上延伸的绝缘层侧壁部 221b、223b、225b 和 227b。 绝缘层侧壁部 221b、223b、225b 和 227b 可以分别地包括由与对绝缘层平坦部 221a、223a、225a 和 227a 执行的过程相同的过 程提供的主要绝缘层侧壁部 221c、223c、225c 和 227c 以及分别包括分别接触主要绝缘层 侧壁部 221c、223c、225c 和 227c 的辅助绝缘层侧壁部 220b、222b、224b 和 226b。
栅极图案 221、223、225、227 和 229 可以包括金属或者多晶半导体材料。 地选 择栅极图案 211 可以被形成为具有板状形式。 相反，所述板状形式可以被构图，以允许 地选择栅极图案 211 具有线性形式。
参考图 10D，可以使用凸出部 A 的上表面作为蚀刻停止层来执行平坦化过程。 可以通过回蚀过程或者化学机械抛光 (CMP) 过程来执行平坦化过程。 可以以线性形式 在单元栅极图案 213、215 和 217 上形成串选择栅极图案 219。 串选择栅极图案 219 可以 具有在第一方向上延伸的线性形式。 栅极图案 211、213、215、217 和 219，在栅极图案 211、213、215、217 和 219 之间的绝缘层 221、223、225 和 227 以及串选择绝缘层 230 可 以被各向异性地蚀刻，以形成暴露共源区 202 的开口 232。
参考图 10E，信息存储层 234 可以被形成为接触栅极图案 211、213、215、217 和 219 的侧壁、绝缘层 221、223、225 和 227 的侧壁和串选择绝缘层 230 的侧壁。
在形成信息存储层 234 之后，可以在开口 232 中形成间隔物 235。 间隔物 235 可 以覆盖侧壁上的信息存储层 234 和信息存储层 234 的在开口 232 的底表面上的一部分。 间 隔物 234 可以包括半导体材料。
再次参考图 9，可以使用间隔物 235 作为蚀刻掩模来蚀刻信息存储层 234。 因 此，可以蚀刻信息存储层 234 的在开口 232 的底表面上的一部分，以暴露共源区 202 的一 部分。
有源柱 236 可以被形成为填充开口 232。 有源柱 236 可以包括但是不限于单晶体半导体。 当有源柱 236 包括单晶体半导体时，可以通过外延生长过程，将有源柱 236 形 成为衬底 200 的种子层。 相反，可以通过在多晶或者无定形半导体层被形成为填充开口 232 之后，使用热和 / 或激光来相移多晶或者无定形半导体层，来形成有源柱 236。 有源 柱 236 可以如上所述地被形成为完全地填充开口 232，或者可以通过去除有源柱 236 的填 充开口 232 的一部分而被形成为具有圆柱形形状。
可以在有源柱 236 上形成漏区 D。 可以通过掺杂有源柱 236 的上部来形成漏区 D。 漏区 D 可以是利用具有与阱不同的导电类型的掺杂剂重掺杂的区域。 例如，漏区 D 可以包括高浓度的 n 型掺杂剂。
可以在衬底 200 之上形成第一层间电介质层 240。 第一层间电介质层 240 可以 被构图，以形成暴露栅极图案侧壁部 211b、213b、215b、217b 和 219b 的上表面和有源柱 236 的漏区 D 的开口。 第一导电图案 244 和第二导电图案 246 可以被形成为填充开口。 可以在第一层间电介质层 240 上形成第二层间电介质层 250。 开口可以被形成为穿过第二 层间电介质层 250，并且第三导电图案 248 可以被形成为填充所述开口。
在下文中，将参考图 11A 到 11C 来描述根据实施例的、用于形成半导体器件的 方法。
图 11A 到 11C 是示出根据实施例的、用于形成半导体器件的方法的横截面视图。 参考图 11A，可以在衬底 200 上顺序地形成地选择绝缘层 209 和地选择栅极图案 211。 可以在地选择栅极图案 211 上形成第一栅极间绝缘层 221。 第一栅极间绝缘层 221 可以包括在衬底 200 的凹入部 A 的底表面上的第一栅极间绝缘平坦部 221a。 第一栅极间 绝缘层 221 可以包括从第一栅极间绝缘平坦部 221a 延伸且在凹入部 A 的侧表面之上延伸 的第一栅极间绝缘层侧壁部 221b。 也可以在凸出部 B 上形成第一栅极间绝缘层 221。
参考图 11B，可以对第一栅极间绝缘层 221 执行蚀刻过程。 蚀刻过程可以是各 向异性蚀刻过程。 由于蚀刻过程，第一栅极间绝缘层平坦部 221a 的一部分可以被去除。 第一栅极间绝缘层平坦部 221a 的厚度 W3a 可以小于第一栅极间绝缘层侧壁部 221b 的厚 度 W3b。
参考图 11C，可以通过结合图 11B 描述的方法，在衬底 200 之上交替地堆叠栅 极 图 案 211、213、215、217 和 219 以 及 绝 缘 层 221、223、225 和 227。 绝 缘 层 221、 223、225 和 227 可以分别包括在衬底 200 的凹入部 A 的底表面 206 上的绝缘层平坦部 221a、223a、225a 和 227a。 绝缘层 221、223、225 和 227 可以分别包括分别从绝缘层平 坦部 221a、223a、225a 和 227a 延伸且在凹入部 A 的侧表面 208 之上延伸的绝缘层侧壁部 221b、223b、225b 和 227b。 绝缘层侧壁部 221b、223b、225b 和 227b 的厚度可以大于绝 缘层平坦部 221a、223a、225a 和 227a 的厚度。 可以在串选择栅极图案 219 上形成串选择 绝缘层 230。 可以使用凸出部 B 的上表面作为蚀刻停止层来执行平坦化过程。 此后，可 以通过结合图 9 和 10D 和 10E 描述的方法来提供根据本实施例的方法。
在下文中，将详细描述根据实施例的半导体器件。
图 12 是沿着图 8 的线 II-II′截取的、示出根据实施例的用于形成半导体器件的 方法的横截面视图。
参考图 8 和 12，材料层可以被设置在衬底 200 上，以相互隔开。 材料层可以包
括具有导电性的材料。 材料层可以是栅极图案 211、213、215、217 和 219。 栅极图案 211、213、215、217 和 219 可以分别包括在衬底 200 的凹入部 A 的底表面 206 之上的栅 极图案平坦部 211a、213a、215a、217a 和 219a。 栅极图案 211、213、215、217 和 219 可以分别包括分别从栅极图案平坦部 211a、213a、215a、217a 和 219a 延伸且在凹入部 A 的侧壁 208 之上延伸的栅极图案侧壁部 211b、213b、215b、217b 和 219b。 栅极图案侧壁 部 211b、213b、215b、217b 和 219b 中的至少一个的厚度可以大于栅极图案平坦部 211a、 213a、215a、217a 和 219a 的厚度。 导电图案 244、246 和 248 可以被设置在栅极图案侧 壁部 211b、213b、215b、217b 和 219b 的上表面上。 导电图案 244、246 和 248 的宽度可 以小于栅极图案侧壁部 211b、213b、215b、217b 和 219b 的宽度。
如在图 9 中描述地，可以提供单元栅极图案 213、215 和 217、地选择栅极图案 211、串选择栅极图案 219、绝缘层 221、223、225 和 227、串选择绝缘层 209、位线 BL、 有源柱 236、信息存储层 234、第一层间电介质层 240、第二层间电介质层 250、绝缘层 204、共源区 202 和漏区 D。
在下文中，将参考图 13A 到 13C 来描述根据实施例的、用于形成半导体器件的 方法。
图 13A 到 13C 是示出根据实施例的、用于形成半导体器件的方法的横截面视 图。
参考图 13A，如在图 10A 中描述地，提供衬底 200。 可以在衬底 200 上顺序地 形成地选择绝缘层 209 和辅助地选择栅极图案 210。 辅助地选择栅极图案 210 可以包括在 衬底 200 的凹入部 A 的底表面 206 上形成的辅助地选择栅极图案平坦部 210a。 辅助地选 择栅极图案 210 可以包括从辅助地栅极图案平坦部 210a 延伸且在凹入部 A 的侧表面 208 之上延伸的辅助地选择栅极图案侧壁部 210b。 也可以在凸出部 B 的上表面上形成辅助地 选择栅极图案 210。
参考图 13B，可以使用地选择绝缘层 209 作为蚀刻停止层，对辅助地选择栅极图 案 210 执行蚀刻过程。 蚀刻过程可以是各向异性蚀刻过程。 由于蚀刻过程，辅助地选择 栅极图案平坦部 210a 可以被去除，并且辅助地选择栅极图案侧壁部 210b 可以被保留。
可以在衬底 200 之上形成地选择栅极图案 211。 地选择栅极图案 211 可以包括 在衬底 200 的凹入部 A 的底表面 206 之上的地选择栅极图案平坦部 211a。 地选择栅极图 案 211 可以包括从地选择栅极图案平坦部 211a 延伸且在凹入部 A 的侧表面 208 之上延伸 的地选择栅极图案侧壁部 211b。 地选择栅极图案侧壁部 211b 可以包括由与对地选择栅极 图案平坦部 211a 执行的过程相同的过程提供的主要地选择栅极图案侧壁部 211c 以及接触 主要地选择栅极图案侧壁部 211c 的辅助地栅极图案侧壁部 210b。
在蚀刻过程之后，可以在衬底 200 之上形成第一栅极间绝缘层 221。 可以在第 一栅极间绝缘层 221 之上形成第一辅助单元栅极图案。 可以通过使用第一栅极间绝缘层 221 作为蚀刻停止层，对第一辅助单元栅极图案执行各向异性蚀刻，来形成第一辅助单元 栅极图案侧壁部 212b。
参考图 13C，通过结合图 13B 描述的方法，栅极图案 211、213、215、217 和 219 可以被形成为通过绝缘层 221、223、225 和 227 相互隔开。栅极图案 211、213、215、217 和 219 可以分别包括在衬底 200 的凹入部 A 的底表面上的栅极图案平坦部 211a、213a、215a、217a 和 219a。 栅极图案 211、213、215、217 和 219 可以分别包括分别从栅极图 案平坦部 211a、213a、215a、217a 和 219a 延伸且在凹入部 A 的侧表面 208 之上延伸的栅 极图案侧壁部 211b、213b、215b、217b 和 219b。 栅极图案侧壁部 211b、213b、215b、 217b 和 219b 中的每一个可以包括由与对栅极图案平坦部 211a、213a、215a、217a 和 219a 执行的过程相同的过程提供的主要栅极图案侧壁部以及接触主要栅极图案侧壁部的辅助 栅极图案侧壁部。
可以在串选择栅极图案 219 上形成串选择绝缘层 230。 可以使用凸出部 B 的上 表面作为蚀刻停止层来执行平坦化过程。
此后，可以通过结合图 9、10D 和 10E 描述的方法来提供根据本实施例的、用于 形成半导体器件的方法。
在下文中，将参考图 14A 到 14C 来详细描述根据实施例的、用于形成半导体器 件的方法。
图 14A 到 14C 是示出根据实施例的、用于形成半导体器件的方法的横截面视 图。
参考图 14A，可以在衬底 200 之上顺序地形成地选择绝缘层 209 和地选择栅极图 案 211。 地选择栅极图案 211 可以包括在衬底 200 的凹入部 A 的底表面 206 之上的地选 择栅极图案平坦部 211a。 地选择栅极图案 211 可以包括从地选择栅极图案平坦部 211a 延 伸且在凹入部 A 的侧表面 208 之上延伸的地栅极图案侧壁部 211b。
参考图 14B，可以对地选择栅极图案 211 执行蚀刻过程。 蚀刻过程可以是各向 异性蚀刻过程。 由于蚀刻过程，地选择栅极平坦部 211a 的一部分可以被去除。 地选择 栅极图案平坦部 211a 的厚度 W4a 可以小于地选择栅极图案侧壁部 221b 的厚度 W4b。
参考图 14C，可以通过结合图 14B 描述的方法，在衬底 200 之上交替地堆叠栅 极图案 211、213、215、217 和 219 以及绝缘层 221、223、225 和 227。 栅极图案 211、 213、215、217 和 219 可以包括在衬底 200 的凹入部 A 的底表面 206 之上的栅极图案平坦 部 211a、213a、215a、217a 和 219a。 栅极图案 211、213、215、217 和 219 可以包括从 栅极图案平坦部 211a、213a、215a、217a 和 219a 延伸且在凹入部 A 的侧表面 208 之上延 伸的栅极图案侧壁部 211b、213b、215b、217b 和 219b。 栅极图案侧壁部 211b、213b、 215b、217b 和 219b 的厚度可以大于栅极图案平坦部 211a、213a、215a、217a 和 219a 的厚 度。 可以在串选择栅极图案 219 上形成串选择绝缘层 230。 可以使用串选择绝缘层 230 作为蚀刻停止层来执行平坦化过程。 此后，可以通过结合图 9 和 10D 和 10E 描述的方法 来提供根据本实施例的方法。
在下文中，将描述根据实施例的半导体器件的应用。
图 15 是示出包括根据实施例的半导体器件的示例性存储器卡 1100 的框图。
可以在存储器卡 1100 中安装根据实施例的半导体器件，以支持大量的数据存储 容量。 存储器卡 1100 可以包括控制主机和闪存 1110 之间的总体数据交换的存储器控制 器 1120。
存储器控制器 1120 可以包括控制存储器卡 1100、SRAM 1121、纠错模块 1124、 主机接口 1123 和存储器接口 1125 的操作的处理单元 1122。 SRAM 1121 可以被用作处理 单元 1122 的操作存储器。 主机接口 1123 可以包括与存储器卡 1100 相连接的主机的数据交换协议。 纠错模块 1124 可以检测或者校正在从闪存 1110 读出的数据中包括的错误。 存储器接口 1125 可以与闪存 1110 交互。 处理单元 1122 可以执行用于存储器控制器 1120 的数据交换的总体控制操作。 由于根据实施例的闪存 1110 的可靠性的提高，存储器卡 1100 能够提供具有高可靠性的系统。
在下文中，将描述根据本实施例的非易失存储器器件的应用。
图 16 是示出包括具有根据实施例的半导体器件的存储器系统 1210 的数据处理系 统 1200 的框图。
根据实施例的半导体器件可以包括存储器系统 1210。 可以在诸如移动设备和桌 上型计算机的数据处理系统中安装存储器系统 1210。 数据处理系统 1200 可以包括存储 器系统 1210、与系统总线电连接的调制解调器 1220、 CPU 1230、 RAM 1240 和用户接口 1250。 存储器系统 1210 可以存储由 CPU 1230 处理的数据或者外部数据。 可以在半导体 磁盘器件中实现根据实施例的存储器系统 1210。 根据实施例，数据处理系统 1200 可以在 存储器系统 1210 中稳定地存储大容量数据。 此外，随着半导体器件的可靠性的提高，存 储器系统能够减少用于纠错所必需的资源，并且向数据处理系统 1200 提供高速率数据交 换功能。
可以在各种形式的封装中安装根据实施例的半导体器件。 例如，可以在以 下封装中安装存储器系统或者存储器件，例如层叠封装 (PoP)、球栅阵列 (BGA)、 芯片级封装 (CSP)、塑料引线芯片载体 (PLCC)、塑料双列直插封装 (PDIP)、华夫封 装 中 管 芯 (Die in WafflePack)、 晶 片 形 式 的 管 芯 (Die in Wafer Form)、 板 上 芯 片 封 装 (COB)、陶瓷双列式直插封装 (CERDIP)、塑料公制方型扁平封装 (MQFP)、薄四方扁 平封装 (TQFP)、小外形集成电路 (SOIC)、收缩型小外形封装 (SSOP)、薄小外形封装 (TSOP)、系统级封装 (SIP)、多芯片封装 (MCP)、晶片级制造封装 (WFP) 和晶片级堆叠 封装 (WSP)。
根据实施例，能够利用具有其厚度大于平坦部的厚度的侧壁部并且相互隔开的 多个材料层来增加接触过程的裕度。 半导体器件的可靠性能够得以增强。
以上公开的主题应该被视为是示意性的而非限制性的，并且所附权利要求旨在 涵盖落入本发明构思的精神和范围内的、所有的这种修改、增强和其他实施例。 因此， 在法律允许的最大程度上，本发明构思的范围将由可容许的、所附权利要求及其等价形 式的最宽广的解释来确定，而不应该受到前面的详细说明的约束或者限制。