半导体存储器件及其制造方法 技术领域 本发明以 2009 年 9 月 14 日申请的日本发明专利申请案特愿 2009-211300 为基础 主张优先权，且将该基础申请案全部内容引用于本发明。
本 发 明 涉 及 一 种 半 导 体 存 储 器 件， 尤 其 有 关 于 一 种 由 SRAM(StaticRandom Access Memoy，静态随机存取存储器 ) 所构成的半导体存储器件。
背景技术 作为用以推展半导体器件的高集成化、高性能化的解决方案，已知有一种关于 SGT(Surrounding Gate Transistor，环绕式栅极晶体管 ) 的技术 ( 揭示于例如日本特开平 2-188966 号公报及日本特开平 7-99311 号公报 )。 SGT 为一种在半导体衬底表面形成柱 状半导体层，且于其侧壁以包围该柱状半导体层的方式形成栅极的纵型栅极晶体管。 在 SGT 中，由于将漏极、栅极、源极配置于垂直方向，因此可将占有面积较现有技术的平 面 (planar) 型晶体管大幅地缩小。
近年来，对于搭载于 LSI(Large Scale Integration，大规模集成电路 ) 的 SRAM 的 大容量化的要求已日趋提高，而期望实现一种采用所述 SGT 的具有较小单元 (cell) 面积 的 SRAM。
图 19A 为日本特开平 7-99311 号公报的实施例所示由 6 个 SGT 所构成的 CMOS 型 6T-SRAM 的存储器单元 (memory cell) 的平面图，图 19B 为图 19A 的 A-A’剖面图。 在这些图中，比特 (bit) 线 801a、801b 由 n+ 扩散层所形成，接地电位配线 GND 由 n+ 扩 散层 802 所形成，而电源电位配线 Vcc 由 p+ 扩散层 803 所形成。
在这些扩散层上，形成有柱状硅层，该柱状硅层分别构成用以存取存储器单 元的存取晶体管 (access transistor)(810a、810b)、用以驱动存储器单元的驱动器晶体管 (driver transistor)(811a、811b)、供给电荷至存储器单元的负载晶体管 (load transistor) (812a、812b)。 再 者， 以 包 围 这 些 柱 状 硅 层 的 方 式 形 成 有 栅 极 804a、804b、804c、 804d。 此外，存储节点由配线层 807a、807b 所构成。
在所述存储器单元 (SRAM 单元 ) 中，由于各晶体管于柱状硅层上朝纵方向形成 有源极、栅极、漏极，因此可设计较小的 SRAM 单元。
在所述 SRAM 单元中，电源电位配线 803 及接地电位配线 802 形成为最小尺寸程 度时，可实现较小单元面积。 然而，由于电源电位配线 803 及接地电位配线 802 分别由 p+ 扩散层及 n+ 扩散层所形成，因此若这些形成为最小尺寸程度，会形成极高电阻，而难 以使 SRAM 高速动作。 针对此点，为了使 SRAM 高速动作，若将电源电位配线 803 及接 地电位配线 802 的尺寸增大，则 SRAM 单元面积会增加。
此外，在使用现有技术的平面型晶体管的 SRAM 中，电源电位配线及接地电位 配线由低电阻的铜 (Cu) 配线所形成。 因此，在使用 SGT 的 SRAM 中，为了要实现与使 用平面型晶体管的 SRAM 同等的动作速度，需由 Cu 配线来形成电源电位配线及接地电位 配线。
以可将 SRAM 单元面积较 CMOS 型 6T-SRAM 更进一步缩小的 SRAM 而言， 已提出一种 Loadless4T-SRAM( 揭示于例如日本特开 2000-12705 号公报 )。 图 1 显示 Loadless4T-SRAM 的存储器单元的等效电路。 此 SRAM 单元由用以存取存储器的 2 个 PMOS 存取晶体管 Qp11、 Qp21 及用以驱动存储器的 2 个 NMOS 驱动器晶体管 Qn11、 Qn21 共计 4 个晶体管所构成。
以下说明存储节点 Qa1 存储有 “L”的数据，存储节点 Qb1 存储有 “H”的数据 时的数据的保持动作以作为图 1 的存储器单元的动作的一例。 在数据保持中，字 (word) 线 WL1、比特线 BL1 及 BLB 1 均驱动为 “H” 电位。 存取晶体管 Qp11、 Qp21 的阈值 设定为较驱动器晶体管 Qn11、 Qn21 的阈值低。 此外，存取晶体管 Qp11、 Qp21 的泄 漏 (offleak) 电流，设定为例如平均而言较驱动器晶体管 Qn11、Qn21 的泄漏电流大 10 倍 至 1000 倍左右。 因此，泄漏电流通过存取晶体管 Qp21 从比特线 BLB1 流通于存储节点 Qb1，借此保持存储节点 Qb1 的 “H” 电平 (level)。 另一方面，存储节点 Qa1 的 “L” 电平通过驱动器晶体管 Qn11 而稳定地保持。
在使用 SGT 时，也可实现所述 Loadless4T-SRAM 较 CMOS 型 6T-SRAM 小的 SRAM 单元面积。 发明内容 ( 发明所欲解决的问题 )
本 发 明 有 鉴 于 所 述 情 形 而 研 发， 其 目 的 在 于 实 现 一 种 在 使 用 SGT 的 Loadless4T-SRAM 中，可将面积缩小，且进一步具有充分动作裕度 (margin) 的 SRAM 单 元。
( 解决问题的手段 )
为了实现所述目的，本发明的半导体存储器件，具备于衬底上排列有 4 个 MOS 晶体管的静态型存储器单元 ；
所述 4 个 MOS 晶体管各自为 ：
源极扩散层、漏极扩散层及柱状半导体层在衬底上朝垂直方向阶层式配置，所 述柱状半导体层配置于所述源极扩散层与所述漏极扩散层之间，而在所述柱状半导体层 的侧壁形成有栅极电极 ；
发挥作为第 1 及第 2PMOS 存取晶体管、及第 1 及第 2NMOS 驱动器晶体管的功 能，该第 1 及第 2PMOS 存取晶体管供给电荷用以保持存储器单元数据，并且用以存取存 储器，该第 1 及第 2NMOS 驱动器晶体管驱动存储节点以读取存储器单元的数据 ；
所述第 1PMOS 存取晶体管及所述第 1NMOS 驱动器晶体管彼此邻接排列 ；
所述第 2PMOS 存取晶体管及所述第 2NMOS 驱动器晶体管彼此邻接排列 ；
在所述衬底，于用以供给电位至该衬底的多个存储器单元形成有共通的第 1 阱 (well) ；
在所述第 1PMOS 存取晶体管的底部所形成的第 1P 型扩散层及在所述第 1NMOS 驱 动 器 晶 体 管 的 底 部 所 形 成 的 第 1N 型 扩 散 层， 经 由 形 成 于 各 自 表 面 的 第 1 硅 化 物 (silicide) 层而彼此连接 ；
所述彼此连接的第 1P 型扩散层及第 1N 型扩散层发挥作为用以保持存储于存储
器单元的数据的第 1 存储节点的功能 ；
在所述第 1N 型扩散层或第 1P 型扩散层与所述第 1 阱之间形成有具有与所述第 1 阱相反的导电型的第 1 泄漏防止扩散层，以防止所述第 1N 型扩散层或第 1P 型扩散层与所 述第 1 阱间的泄漏 ；
所述第 1 泄漏防止扩散层与所述第 1P 型扩散层或第 1N 型扩散层直接连接 ；
在所述第 2PMOS 存取晶体管的底部所形成的第 2P 型扩散层及在所述第 2NMOS 驱动器晶体管的底部所形成的第 2N 型扩散层，经由形成于各自表面的第 2 硅化物层而彼 此连接 ；
所述彼此连接的第 2P 型扩散层及第 2N 型扩散层发挥作为用以保持存储于存储 器单元的数据的第 2 存储节点的功能 ；
在所述第 2N 型扩散层或第 2P 型扩散层与所述第 1 阱之间形成有具有与所述第 1 阱相反的导电型的第 2 泄漏防止扩散层，以防止所述第 2N 型扩散层或第 2P 型扩散层与所 述第 1 阱间的泄漏 ；
所述第 2 泄漏防止扩散层与所述第 2P 型扩散层或第 2N 型扩散层直接连接。
也可为所述第 1 泄漏防止扩散层形成于所述第 1N 型扩散层与所述第 1 阱之间， 并且与所述第 1P 型扩散层直接连接，以防止所述第 1N 型扩散层与所述第 1 阱间的泄 漏； 所述第 2 泄漏防止扩散层形成于所述第 2N 型扩散层与所述第 1 阱之间，并且与 所述第 2P 型扩散层直接连接，以防止所述第 2N 型扩散层与所述第 1 阱间的泄漏。
或者，也可为所述第 1 泄漏防止扩散层形成于所述第 1P 型扩散层与所述第 1 阱 之间，并且与所述第 1N 型扩散层直接连接，以防止所述第 1P 型扩散层与所述第 1 阱间的 泄漏 ；
所述第 2 泄漏防止扩散层形成于所述第 2P 型扩散层与所述第 1 阱之间，并且与 所述第 2N 型扩散层直接连接，以防止所述第 2P 型扩散层与所述第 1 阱间的泄漏。
此外，在本发明的优选实施方式中，于所述半导体存储器件中，将在从所述第 1 及第 2PMOS 存取晶体管的栅极电极延伸的栅极配线上所形成的接触窗 (contact) 的至少一 接触窗，与在从邻接的存储器单元的 PMOS 存取晶体管的栅极电极延伸的栅极配线上所 形成的接触窗共通化。
此外，在本发明的另一优选实施方式中，在从发挥作为所述第 1 存储节点的功 能的所述第 1 扩散层上所形成的所述第 1NMOS 驱动器晶体管的栅极延伸的栅极配线，通 过与发挥作为所述第 2 存储节点的功能的所述第 2 扩散层共通的接触窗连接 ；
在从发挥作为所述第 2 存储节点的功能的所述第 2 扩散层上所形成的所述第 2NMOS 驱动器晶体管的栅极延伸的栅极配线，通过与发挥作为所述第 1 存储节点的功能 的所述第 1 扩散层共通的接触窗连接。
此外，在本发明的另一优选实施方式中，形成所述第 1 及第 2NMOS 驱动器晶体 管的柱状半导体层的侧壁周围长度，具有形成所述第 1 及第 2PMOS 存取晶体管的柱状半 导体层的侧壁周围长度以上的值 ；
或形成所述第 1 及第 2NMOS 驱动器晶体管的柱状半导体层的侧壁周围长度，具 有形成所述第 1 及第 2PMOS 存取晶体管的柱状半导体层的侧壁周围长度以下的值。
此 外， 也 可 为 所 述 4 个 MOS 晶 体 管 在 所 述 衬 底 上 排 列 成 2 行 (row)2 列 (column) ；
所述第 1PMOS 存取晶体管排列于第 1 行第 1 列 ；
所述第 1NMOS 驱动器晶体管排列于第 2 行第 1 列 ；
所述第 2PMOS 存取晶体管排列于第 1 行第 2 列 ；
所述第 2NMOS 驱动器晶体管排列于第 2 行第 2 列。
此外，也可为共有在从所述第 1 及第 2PMOS 存取晶体管的栅极电极延伸的栅极 配线上所形成的接触窗。
此外，也可为在所述 4 个 MOS 晶体管中，
所述第 1PMOS 存取晶体管与所述第 2PMOS 存取晶体管邻接排列 ；
在与所述第 1PMOS 存取晶体管与所述第 2PMOS 存取晶体管的邻接方向正交的 一方的方向，与所述第 1PMOS 存取晶体管邻接而于所述第 1 扩散层上配置第 1 接触窗 ；
在与所述第 1PMOS 存取晶体管与所述第 2PMOS 存取晶体管的邻接方向正交的 另一方的方向，与所述第 2PMOS 存取晶体管邻接而于所述第 2 扩散层上配置第 2 接触 窗； 在与所述第 1PMOS 存取晶体管与所述第 2PMOS 存取晶体管的邻接方向正交的 一方的方向，所述第 1NMOS 驱动器晶体管与所述第 1PMOS 存取晶体管邻接排列 ；
在与所述第 1PMOS 存取晶体管与所述第 2PMOS 存取晶体管的邻接方向正交的 另一方的方向，所述第 2NMOS 驱动器晶体管与所述第 2PMOS 存取晶体管邻接排列。
此外，也可为在所述 4 个 MOS 晶体管中，
所述第 1PMOS 存取晶体管与所述第 2PMOS 存取晶体管邻接排列 ；
在与所述第 1PMOS 存取晶体管与所述第 2PMOS 存取晶体管的邻接方向正交的 一方的方向，所述第 1NMOS 驱动器晶体管与所述第 1PMOS 存取晶体管邻接排列 ；
在所述第 1NMOS 驱动器晶体管与所述第 1PMOS 存取晶体管之间的扩散层上形 成有第 3 接触窗 ；
在与所述第 1PMOS 存取晶体管与所述第 2PMOS 存取晶体管的邻接方向正交的 另一方的方向，所述第 2NMOS 驱动器晶体管与所述第 2PMOS 存取晶体管邻接排列 ；
在所述第 2NMOS 驱动器晶体管与所述第 2PMOS 存取晶体管之间的扩散层上形 成有第 4 接触窗。
此外，也可为将在形成所述第 1 及第 2PMOS 存取晶体管的所述柱状半导体层的 上部所形成的接触窗的至少一接触窗，与在形成邻接的存储器单元的 PMOS 存取晶体管 的柱状半导体层的上部所形成的接触窗共有化。
本发明的半导体存储器件的制造方法为用以制造所述半导体存储器件的方法， 其将形成于所述柱状半导体层上的接触窗、形成于所述衬底上的接触窗或形成于栅极配 线上的接触窗在不同的光刻 (lithography) 步骤或蚀刻步骤中形成。
附图说明
图 1 为显示本发明的实施例 1 的 SRAM 的等效电路。 图 2 为本发明的实施例 1 的 SRAM 的平面图。图 3A 为本发明的实施例 1 的 SRAM 的平面图。 图 3B 为本发明的实施例 1 的 SRAM 的剖面图。 图 3C 为本发明的实施例 1 的 SRAM 的平面图。 图 3D 为本发明的实施例 1 的 SRAM 的剖面图。 图 4A 为本发明的实施例 1 的另一例的 SRAM 的剖面图。 图 4B 为本发明的实施例 1 的另一例的 SRAM 的剖面图。 图 4C 为本发明的实施例 1 的另一例的 SRAM 的剖面图。 图 4D 为本发明的实施例 1 的另一例的 SRAM 的剖面图。 图 5A 为显示本发明的实施例 1 的 SRAM 的制造步骤 (1) 的平面图。 图 5B 为显示本发明的实施例 1 的 SRAM 的制造步骤 (1) 的剖面图。 图 6A 为显示本发明的实施例 1 的 SRAM 的制造步骤 (2) 的平面图。 图 6B 为显示本发明的实施例 1 的 SRAM 的制造步骤 (2) 的剖面图。 图 7A 为显示本发明的实施例 1 的 SRAM 的制造步骤 (3) 的平面图。 图 7B 为显示本发明的实施例 1 的 SRAM 的制造步骤 (3) 的剖面图。 图 8A 为显示本发明的实施例 1 的 SRAM 的制造步骤 (4) 的平面图。 图 8B 为显示本发明的实施例 1 的 SRAM 的制造步骤 (4) 的剖面图。 图 9A 为显示本发明的实施例 1 的 SRAM 的制造步骤 (5) 的平面图。 图 9B 为显示本发明的实施例 1 的 SRAM 的制造步骤 (5) 的剖面图。 图 10A 为显示本发明的实施例 1 的 SRAM 的制造步骤 (6) 的平面图。 图 10B 为显示本发明的实施例 1 的 SRAM 的制造步骤 (6) 的剖面图。 图 11A 为显示本发明的实施例 1 的 SRAM 的制造步骤 (7) 的平面图。 图 11B 为显示本发明的实施例 1 的 SRAM 的制造步骤 (7) 的剖面图。 图 12A 为显示本发明的实施例 1 的 SRAM 的制造步骤 (8) 的平面图。 图 12B 为显示本发明的实施例 1 的 SRAM 的制造步骤 (8) 的剖面图。 图 13A 为显示本发明的实施例 1 的 SRAM 的制造步骤 (9) 的平面图。 图 13B 为显示本发明的实施例 1 的 SRAM 的制造步骤 (9) 的剖面图。 图 14 为本发明的实施例 2 的 SRAM 的平面图。 图 15 为本发明的实施例 3 的 SRAM 的平面图。 图 16 为本发明的实施例 4 的 SRAM 的平面图。 图 17 为本发明的实施例 5 的 SRAM 的平面图。 图 18 为本发明的实施例 6 的 SRAM 的平面图。 图 19A 为使用现有技术的 SGT 的 SRAM 的平面图。 图 19B 为使用现有技术的 SGT 的 SRAM 的剖面图。 上述附图中的附图标记说明如下 ： 101a、201a 第 1 阱 101b、201b 第 1 泄漏防止扩散层 101c、201c 第 2 泄漏防止扩散层 102、202、302、402、502、602、702 元件分离 106 a 、 206 a 、 306 a 、 406 a 、 506 a 、 606 a 、 706 a 、 106 b 、 206 b 、 306 b 、 406 b 、506b、606b、706b 存取晶体管柱状硅层上接触窗
107、207、307、407、507a、507b、607、707 存取晶体管栅极配线上接触窗
108 a 、 208 a 、 308 a 、 408 a 、 508 a 、 608 a 、 708 a 、 108 b 、 208 b 、 308 b 、 408 b 、 508b、608b、708b 驱动器晶体管柱状硅层上接触窗
110 a 、 210 a 、 310 a 、 410 a 、 510 a 、 610 a 、 710 a 、 110 b 、 210 b 、 310 b 、 410 b 、 510b、610b、710b 存储节点上接触窗
111a、211a、511a、611a、711a、111b、211b、511b、611b、711b 栅 极 配 线 上 接触窗
113a、113b、115、213a、213b、215 硅化物层
114、214n+ 源极扩散层
116、216p+ 源极扩散层
117、217 栅极绝缘膜
118、218、804a、804b、804c、804d 栅极电极
118a、118b、118c、218a、218b、218c 栅极配线
119 氮化硅膜等的掩模层 120 硅层
121a、121b、810a、810b 存取晶体管柱状硅层
122a、122b、811a、811b 驱动器晶体管柱状硅层
812a、812b 负载晶体管柱状硅层
124、324、424、524、624、724p+ 注入区域
125、325、425、525、625、725n+ 注入区域
131 氧化硅膜
132 氮化硅膜侧壁
133 光刻胶
134、334、434、534、634、734 氮化硅膜
801a、801b 比特线
802 接地电位
803 电源电位
807a、807b 配线层
Qa1、 Qa3、 Qa4、 Qa7、 Qb1、 Qb3、 Qb4、 Qb7 存储节点
Qp11、 Qp21、 Qp12、 Qp22、 Qp13、 Qp23、 Qp14、 Qp24、 Qp15、 Qp25、 Qp16、 Qp26、 Qp17、 Qp27 存取晶体管
Qn11、 Qn21、 Qn12、 Qn22、 Qn13、 Qn23、 Qn14、 Qn24、 Qn15、 Qn25、 Qn16、 Qn26、 Qn17、 Qn27 驱动器晶体管
BL1、 BL3、 BL4、 BL5、 BL6、 BL7、 BLB1、 BLB3、 BLB4、 BLB5、 BLB6、 BLB7 比特线
WL1、 WL3、 WL4、 WL5、 WL6、 WL7 字线
Vss1、 Vss3、 Vss4、 Vss5、 Vss6、 Vss7 接地电位线
Na1、 Nb1、 Na5、 Nb5、 Na6、 Nb6、 Na7、 Nb7 节点连接配线
具体实施方式
以下参照附图详细说明本发明的实施例。 另外，在以下各实施例中，本发明的 半导体存储器件设为由 Loadless4T-SRAM 所构成。
( 实施例 1)
图 1 为显示构成实施例 1 的 Loadless4T-SRAM 的存储器单元 (SRAM 单元 ) 的等 效电路图。 在图 1 中，BL1 及 BLB1 表示比特线、WL1 表示字线、Vss1 表示接地电位、 Qp11 及 Qp21 表示存取晶体管、 Qn11 及 Qn21 表示驱动器晶体管、 Qa1 及 Qb1 表示用以 存储数据的存储节点。 存取晶体管 Qp11 及 Qp21 具有将存储节点充电 (charge) 成 “H” 的功能，用以存取存储器。 驱动器晶体管 Qn11 及 Qn21 驱动存储节点，用以读取及写入 存储器单元的数据。
图 2 为本发明的实施例 1 的 SRAM 的平面图。 在 SRAM 单元阵列 (cellarray) 内，重复配置有图 2 所示的单位单元 (unit cell)UC。 图 3A 至图 3D 分别显示图 2 的布局 (layout) 图的切割线 (cut line)A-A’、 B-B’、 C-C’ 及 D-D’ 的剖面构造。
首先参考图 2、图 3A 至图 3D 说明本实施例的布局。 在衬底的 SRAM 单元阵列 内，形成有属于第 1 阱 101a 的 n-well，而衬底上的扩散层通过元件分离 102 而分离。 衬 底上的由扩散层所形成的第 1 存储节点 Qa1 由第 1p+ 扩散层 103a 与第 1n+ 扩散层 104a 所 形成，且通过形成于衬底表面的第 1 硅化物层 113a 而连接。 同样地，衬底上的由扩散层 所形成的第 2 存储节点 Qb1 由第 2p+ 扩散层 103b 与第 2n+ 扩散层 104b 所形成，且通过 形成于衬底表面的第 2 硅化物层 113b 而连接。 为了抑制从具有与属于第 1 阱 101a 的 n-well 相同的导电型的第 1n+ 扩散层 104a 朝衬底的泄漏，在第 1 阱 101a 与第 1n+ 扩散层 104a 之间，形成有属于 p+ 扩散层的第 1 泄漏防止扩散层 101b、或第 2 泄漏防止扩散层 101c。 第 1 泄漏防止扩散层 101b、第 2 泄 漏防止扩散层 101c 通过元件分离 102 依衬底上各个扩散层而分离。
Qp11 及 Qp21 为用以存取存储器单元的 PMOS 存取晶体管， Qn11 及 Qn21 为驱 动存储器单元的 NMOS 驱动器晶体管。
在本实施例中，1 个单位单元 UC 具备在衬底上排列成 2 行 2 列的晶体管。 在 第 1 列，于第 1 存储节点 Qa1 上，从图上侧分别排列有存取晶体管 Qp11 及驱动器晶体管 Qn11。 此外，在第 2 列，于第 2 存储节点 Qb1 上，从图上侧分别排列有存取晶体管 Qp21 及驱动器晶体管 Qn21。 本实施例的 SRAM 单元阵列通过将此种具备 4 个晶体管的单位 单元 UC 连续地排列于图上下方向来构成。
形成于第 1 存储节点 Qa1 上的接触窗 110a 通过节点连接配线 Na1 与形成于从驱 动器晶体管 Qn21 的栅极电极延伸的栅极配线上的接触窗 111b 连接。 此外，形成于第 2 存储节点 Qb1 上的接触窗 110b，通过节点连接配线 Nb1 与形成于从驱动器晶体管 Qn11 的栅极电极延伸的栅极配线上的接触窗 111a 连接。 形成于存取晶体管 Qp11 上部的接触 窗 106a 连接于比特线 BL1，而形成于存取晶体管 Qp21 上部的接触窗 106b 连接于比特线 BLB1。 形成于从存取晶体管 Qp11 及存取晶体管 Qp21 的栅极电极延伸的栅极配线上的 共通的接触窗 107 连接于字线 WL1。 另外，也可为将从存取晶体管 Qp11、Qp21 的栅极 电极延伸的栅极配线，与在横方向邻接的单元共通化，且在与邻接的单元之间形成栅极
配线上的接触窗。
形成于驱动器晶体管 Qn11、 Qn21 上部的接触窗 108a、108b 连接于属于接地电 位的配线层 Vss1。 由于字线的配线、比特线的配线及接地电位的配线，与其他存储器单 元的配线共用，因此以在较各存储器单元内的属于配线的节电连接配线靠上位的层连接 为优选。
另外，以所述阶层式配线的构成的一例而言，为使各配线不与不应接触的接触 窗接触，节点连接配线 Na1、节点连接配线 Nb1 及接地电位的配线 Vss1 可实现在较比特 线 BL1、BLB1 为下位的层予以配线，而字线 WL1 在较比特线 BL1、BLB1 靠上位的层予 以配线的构成。
图 2 显示 n+ 注入区域 125 及 p+ 注入区域 124。 在本实施例的 SRAM 单元阵列 区域中，形成 n+ 注入区域 125 及 p+ 注入区域 124 的图案 (pattern)，由单纯的线与空间 形成。 因此，尺寸偏离或对位偏离的影响较小，而可将 n+ 注入区域 125 与 p+ 注入区域 124 的边界附近尺寸的裕度抑制为最小，以附图上而言，有助于 SRAM 单元的纵方向的长 度 ( 各 SRAM 单元的连接方向的长度 ) 的缩小。
此外，在本实施例中，由于图 2 的布局所示的存储节点 Qa1、Qb1 或栅极配线的 形状仅由长方形形状所构成，因此易于通过 OPC(Optical ProximityCorrection，光学临界 校正 ) 修正图案形状，而适于用以实现较小 SRAM 单元面积。 在本发明中，构成 SRAM 单元的各晶体管的源极及漏极定义如下。 关于驱动 器晶体管 Qn11、 Qn21，将形成于连接于接地电压的柱状半导体层上部的扩散层定义为源 极扩散层、及将形成于柱状半导体层下部的扩散层定义为漏极扩散层。 关于存取晶体管 Qp11、 Qp21，依动作状态不同，形成于柱状半导体层上部的扩散层及形成于下部的扩散 层虽均会成为源极或漏极，惟为了方便起见，将形成于柱状半导体层上部的扩散层定义 为源极扩散层、及将形成于柱状半导体层下部的扩散层定义为漏极扩散层。
接下来参照图 3A 至图 3D 所示剖面构造说明本发明的 SRAM 的构造。 如图 3A 所示，在衬底形成有与 SRAM 单元阵列共通的属于第 1 阱 101a 的 n-well，而衬底上的扩 散层通过元件分离 102 而分离。 在衬底上的由扩散层所形成的第 1 存储节点 Qa1，通过 杂质注入等而形成有第 1p+ 漏极扩散层 103a，而在衬底上的由扩散层所形成的第 2 存储节 点 Qb1，通过杂质注入等而形成有第 2p+ 漏极扩散层 103b。 此外，在第 1、第 2p+ 漏极 扩散层 103a、103b 上，分别形成有第 1、第 2 硅化物层 113a、113b。 在第 1p+ 漏极扩散 层 103a 上形成有构成存取晶体管 Qp11 的柱状硅层 121a，在第 2p+ 漏极扩散层 103b 上形 成有构成存取晶体管 Qp21 的柱状硅层 121b。
在各个柱状硅层周围，形成有栅极绝缘膜 117 及栅极电极 118。 在柱状硅层上 部，通过杂质注入等形成有 p+ 源极扩散层 116，而于源极扩散层表面形成有硅化物层 115。 形成于存取晶体管 Qp11 上的接触窗 106a 连接于比特线 BL1，形成于存取晶体管 Qp21 上的接触窗 106b 连接于比特线 BLB1，而形成于从存取晶体管 Qp11 及 Qp21 的栅极 延伸的栅极配线 118a 上的接触窗 107 连接于字线 WL1。
如 图 3B 所 示， 在 衬 底 形 成 有 与 SRAM 单 元 阵 列 共 通 的 属 于 第 1 阱 101a 的 n-well，而衬底上的扩散层通过元件分离 102 而分离。 在衬底上的由扩散层所形成的第 1 存储节点 Qa1，通过杂质注入等而形成有第 1n+ 漏极扩散层 104a，而在衬底上的由扩散层
所形成的第 2 存储节点 Qb1，通过杂质注入等而形成有第 2n+ 漏极扩散层 104b。 此外， 在第 1、第 2n+ 漏极扩散层 104a、104b 上，分别形成有第 1、第 2 硅化物层 113a、113b。 形成于第 1n+ 漏极扩散层 104a 上的接触窗 111a，形成于第 1p+ 漏极扩散层 103a 与第 1n+ 漏极扩散层 104a 的边界附近上，且通过存储节点连接配线 Na1 而与形成于从驱动器晶体 管 Qn11 的栅极电极延伸的栅极配线 118b 上的接触窗 111a 连接。
为了抑制从具有第 1 阱 101a 相同的导电型的第 1n+ 漏极扩散层 104a 朝衬底的泄 漏，在第 1 阱 101a 与第 1n+ 漏极扩散层 104a 之间，形成有属于 p+ 扩散层的第 1 泄漏防 止扩散层 101b。 此外，为了抑制从具有与第 1 阱 101a 相同的导电型的第 2n+ 漏极扩散层 104b 朝衬底的泄漏，在第 1 阱 101a 与第 2n+ 漏极扩散层 104b 之间，形成有属于 p+ 扩散 层的第 2 泄漏防止扩散层 101c。
如图 3C 所示，在衬底上，形成有与 SRAM 单元阵列共通的属于第 1 阱 101a 的 n-well，而衬底上的扩散层通过元件分离 102 而分离。 在衬底上的由扩散层所形成的第 1 存储节点 Qa1，通过杂质注入等而形成有第 1n+ 漏极扩散层 104a，而在衬底上的由扩散层 所形成的第 2 存储节点 Qb1，通过杂质注入等而形成有第 2n+ 漏极扩散层 104b。 此外， 在第 1、第 2n+ 漏极扩散层 104a、104b 的表面，分别形成有第 1、第 2 硅化物层 113a、 113b。 在第 1 阱 101a 与第 1n+ 漏极扩散层 104a 之间，形成有属于 p+ 扩散层的第 1 泄漏 防止扩散层 101b。 此外，为了抑制从具有与第 1 阱 101a 相同的导电型的第 2n+ 漏极扩 散层 104b 朝衬底的泄漏，在第 1 阱 101a 与第 2n+ 漏极扩散层 104b 之间，形成有属于 p+ 扩散层的第 2 泄漏防止扩散层 101c。
在第 1n+ 漏极扩散层 104a，形成有用以形成驱动器晶体管 Qn11 的柱状硅层 122a，而在第 2n+ 漏极扩散层 104b，形成有用以形成驱动器晶体管 Qn21 的柱状硅层 122b。 在各个柱状硅层周围，形成有栅极绝缘膜 117 及栅极电极 118。 在柱状硅层上部， 通过杂质注入等而形成有 n+ 源极扩散层 114，在源极扩散层表面形成有硅化物层 115。 形成于驱动器晶体管 Qn11、 Qn21 上的接触窗 108a、108b，均通过配线层而连接于接地 电位 Vss1。
如图 3D 所示，在衬底上，形成有与 SRAM 单元阵列共通的属于第 1 阱 101a 的 n-well，而衬底上的扩散层通过元件分离 102 而分离。 在衬底上的由扩散层所形成的第 2 存储节点 Qb1，通过杂质注入等而形成有第 2p+ 漏极扩散层 103b 及第 2n+ 漏极扩散层 104b。 在漏极扩散层上形成有第 2 硅化物层 113b，且通过第 2 硅化物层 113b 而直接连 接有第 2p+ 漏极扩散层 103b 与第 2n+ 漏极扩散层 104b。 因此，不需形成用以使 n+ 漏极 扩散层与 p+ 漏极扩散层分离的元件分离、或用以连接 n+ 漏极扩散层与 p+ 漏极扩散层的 接触窗，因此可将存储器单元面积缩小。 为了抑制从具有与第 1 阱 101a 相同的导电型的 第 2n+ 漏极扩散层 104b 朝衬底的泄漏，在第 1 阱 101a 与第 2n+ 漏极扩散层 104b 之间， 形成有属于 p+ 扩散层的第 2 泄漏防止扩散层 101c。
在第 2p+ 漏极扩散层 103b 上，形成有构成存取晶体管 Qp21 的柱状硅层 122b，而 在第 2n+ 漏极扩散层 104b 上，形成有构成驱动器晶体管 Qn21 的柱状硅层 122b。 在 p、 n 各个柱状硅层周围，形成有栅极绝缘膜 117 及栅极电极 118。 在各个柱状硅层上部，通 过杂质注入等而形成有源极扩散层，而在源极扩散层表面，形成有硅化物层 115。形成于 存取晶体管 Qp21 上的接触窗 108b 连接于比特线 BLB1，而形成于驱动器晶体管 Qn21 上的接触窗 108b 连接于接地电位 Vss1。
在 从 驱 动 器 晶 体 管 Qn21 的 栅 极 电 极 延 伸 的 栅 极 配 线 118c 上 形 成 有 接 触 窗 110b，而接触窗 110b 通过存储节点连接配线 Na1 而连接于形成于第 1n+ 漏极扩散层 104a 上的接触窗 111a。 在第 2n+ 漏极扩散层 104b 上形成有接触窗 111b，而接触窗 111b 通过 存储节点连接配线 Nb1 而连接于形成于从驱动器晶体管 Qn11 的栅极电极延伸的栅极配线 118b 上的接触窗 111a。
如上所述，在本发明中，形成有存储节点 Qa1、 Qb1 的 n+ 漏极扩散层与 p+ 漏 极扩散层在硅化物层直接连接，借此而使存取晶体管及驱动器晶体管的漏极扩散层共通 化，而发挥作为 SRAM 的存储节点的功能。 因此，不再需用以使 n+ 漏极扩散层与 p+ 漏 极扩散层分离的元件分离，只需用以使 SRAM 的 2 个存储节点分离的元件分离即足够， 因此可实现较小 SRAM 单元面积。
如图 4A 至图 4D 所示，在第 1 阱 201a 为 p-well，且在 n+ 扩散层与衬底间形成 有属于 n+ 扩散层的第 1 泄漏防止扩散层 201b 及第 2 泄漏防止扩散层 201c 的构造中，也 同样可形成 SRAM 单元。 此情形下，通过在 p+ 漏极扩散层 203a 与第 1 阱 201a 间形成 第 1 泄漏防止扩散层 201b，及在 p+ 漏极扩散层 203b 与第 1 阱 201a 间形成第 2 泄漏防止 扩散层 201c，即可抑制从扩散层朝衬底的泄漏。
以下参照图 5A 至图 13B 说明本发明的半导体存储器件的制造方法的一例。 在 各图中， A 为平面图， B 为 A 的 D-D’ 剖面图。
如图 5A 及图 5B 所示，使氮化硅膜成膜于衬底上，再通过光刻方式形成柱状硅 层 121a、122a、121b、122b 的图案，且通过蚀刻形成氮化硅膜掩模 (mask)119 及柱状硅 层 121a、122a、121b、122b。 接下来，通过杂质注入等，在 SRAM 单元阵列内形成属于 第 1 阱 101a 的 n-well。
如图 6A 及图 6B 所示，形成元件分离 102。 元件分离首先通过将沟图案进行蚀 刻，再以 CVD(Chemical Vapor Deposition，化学气相沉积 ) 等将氧化膜埋入于沟图案，及 通过干式蚀刻或湿式蚀刻等将衬底上多余的氧化膜予以去除的方法等来形成。 借此，于 衬底上形成成为第 1 存储节点 Qa1 及第 2 存储节点 Qb1 的扩散层的图案。
如图 7A 及图 7B 所示，在 p+ 注入区域 124 及 n+ 注入区域 125，分别通过离子注 入等导入杂质，且于衬底上形成柱状硅层下部的漏极扩散层 103a、103b、104a、104b。 为了抑制从具有与属于第 1 阱 101a 的 n-well 相同的导电型的 n+ 漏极扩散层 104b 朝衬底 的泄漏，形成属于 p+ 扩散层的第 2 泄漏防止扩散层 101c。 第 2 泄漏防止扩散层 101c 可 通过使用 n+ 注入区域 125 的掩模以进行杂质注入等方式来形成。
如图 8A 及图 8B 所示，使栅极绝缘膜 117 及栅极导电膜 118 成膜。 栅极绝 缘膜 117 由氧化膜或 High-k( 高介电率 ) 膜而形成。 此外，栅极导电膜 118 由多晶硅 (polysilicon) 或金属膜而形成。
如图 9A 及图 9B 所示，使用光刻胶 (resist)133，通过光刻方式来形成栅极配线图 案。
如图 10A 及图 10B 所示，以光刻胶 133 为掩模，将栅极导电膜 117 及栅极绝缘 膜 118 进行蚀刻予以去除。 借此以形成栅极配线 118a 至 118c。 之后，将柱状物 (pillar) 上的掩模 119 去除。如图 11A 及图 11B 所示，在使氮化硅膜的绝缘膜成膜后进行回蚀 (etch back)， 而作成将柱状硅层的侧壁及栅极电极的侧壁以氮化硅膜等的绝缘膜 134 予以覆盖的构 造。
如图 12A 及图 12B 所示，在 p+ 注入区域 124 及 n+ 注入区域 125 分别通过离子 注入等导入杂质，而形成柱状硅层上部的源极扩散层 114、116。 接下来，将 Ni( 镍 ) 等 的金属进行溅镀，并进行热处理，借此而形成漏极扩散层上的硅化物层 113a、113b 及柱 状硅层上部的源极扩散层上的硅化物层 115。
在此，通过将柱状硅层及栅极电极侧壁覆盖的氮化硅膜等的绝缘膜 134，即可抑 制由硅化物层所引起的漏极 - 栅极间以及源极 - 栅极间的短路。
如图 13A 及图 13B 所示，在形成属于层间膜的氧化硅膜后，形成接触窗 106a 至 111a、106a 至 111b。
本发明的 SRAM 单元的布局，有多处受到接触窗间的最小间隔的限制。 因此， 在形成接触窗时，通过第 1 次的光刻及蚀刻仅形成柱状硅层上的接触窗，且通过第 2 次的 光刻及蚀刻而形成扩散层上及栅极上的接触窗，借此即可将柱状硅层上的接触窗、与扩 散层上及栅极上的接触窗的最小间隔缩小，而可将 SRAM 单元面积进一步缩小。 另外， 栅极上的接触窗也可以与柱状硅层上的接触窗相同步骤来形成。 ( 实施例 2)
图 14 为本发明的实施例 2 的 SRAM 平面图。 在本实施例中，以下各点与实施 例 1 有所不同。 在实施例 2 中，衬底上的由第 1 扩散层所形成的存储节点 Qa3、及从驱 动器晶体管 Qn23 的栅极电极延伸的栅极配线，通过跨越两者所形成的共通的接触窗 310a 而连接。 此外，衬底上的由第 2 扩散层所形成的存储节点 Qb3、及从驱动器晶体管 Qn13 的栅极电极延伸的栅极配线，通过跨越两者所形成的共通的接触窗 310b 而连接。
如上所述，通过将栅极与存储节点以接触窗而非以配线层来连接，即可减少 SRAM 单元内的接触窗数量，因此通过调整柱状硅层或接触窗的配置，即可缩小单元面 积。
另外，如实施例 1 所述，字线的配线、比特线的配线及接地电位的配线，为了 与其他存储器单元的配线共用，以配置在较各存储器单元内的属于配线的节点连接配线 靠上位的层为优选。 另外，在本实施例中，节点连接配线通过接触窗而形成。 关于此点 以外各点，由于与实施例 1 所示构成相同，故省略其说明。
( 实施例 3)
图 15 为本发明的实施例 3 的 SRAM 平面图。 在本实施例中，以下各点与实施 例 1、实施例 2 有所不同。 在实施例 1、实施例 2 中，在存储节点 Qa 上，接触窗 110a、 210a 虽仅邻接配置于驱动器晶体管 Qn11、 Qn21，惟在存储节点 Qb 上，接触窗 110b、 210b 配置于驱动器晶体管 Qn21、 Qn22 与存取晶体管 Qp21、 Qp22 之间的扩散层上。
由于此种布局的非对称性，会有在 SRAM 单元的特性产生非对称性，而使动作 裕度变窄的可能。 在本实施例中，由于布局在上下 ( 纵 ) 方向、左右 ( 横 ) 方向均为对 称，因此不会有因为所述的非对称性所引起的动作裕度的劣化，而可获得具有广泛动作 裕度的 SRAM 单元。
此外，与实施例 2 相同，衬底上的由第 1 扩散层所形成的存储节点 Qa4、及从驱
动器晶体管 Qn24 的栅极电极延伸的栅极配线，通过跨越两者所形成的共通的接触窗 410a 而连接，而衬底上的由第 2 扩散层所形成的存储节点 Qb4、及从驱动器晶体管 Qn14 的栅 极电极延伸的栅极配线，通过跨越两者所形成的共通的接触窗 410b 而连接。
另外，字线的配线、比特线的配线及接地电位的配线，为了与其他存储器单元 的配线共用，以配置在较各存储器单元内的属于配线的节点连接配线靠上位的层为优 选。 在本实施例中，节点连接配线通过接触窗而形成。
以所述阶层式配线的构成的一例而言，为使各配线不与不应接触的接触窗接 触，可实现接地电位的配线 Vss4 与字线 WL4 在相同层予以配线，而比特线 BL4、 BLB4 在较字线 WL4 靠上位的层配线的构成。
( 实施例 4)
图 16 为本发明的实施例 4 的 SRAM 平面图。 在本实施例中，与实施例 3 相同， 由于布局在上下 ( 纵 ) 方向、左右 ( 横 ) 方向均对称，因此不会产生如上所述因为非对称 性所引起的问题。 因此，可获得具有更广泛动作裕度的 SRAM。 另外，字线的配线、比 特线的配线及接地电位的配线，为了与其他存储器单元的配线共用，以配置在较各存储 器单元内的属于配线的节点连接配线靠上位的层为优选。 以所述阶层式配线的构成的一例而言，为使各配线不与不应接触的接触窗接 触，可实现节点连接配线 Na5、节点连接配线 Nb5、及接地电位的配线 Vss5 在较字线 WL5 靠下位的层予以配线，而比特线 BL5、 BLB5 在较字线 WL5 靠上位的层予以配线的 构成。
( 实施例 5)
图 17 为本发明的实施例 5 的 SRAM 平面图。 在本实施例中与实施例 1 不同的 点，为形成存取晶体管的柱状硅层的形状与形成驱动器晶体管的柱状硅层的大小不同。 在本发明的 Loadless4T-SRAM 中，需将存取晶体管的泄漏电流设定为较驱动器晶体管的 泄漏电流为大。 如图 17 所示将形成存取晶体管的柱状硅层设定为较大，即可借此而增加 存取晶体管的泄漏电流。
另一方面，欲改善读取裕度时，可通过将驱动器晶体管的柱状硅层形成为较 大、及将驱动器晶体管的电流设为较大来改善读取裕度。
在本实施例中，虽使用与实施例 1 相同的布局作为一例，惟实际上不限于实施 例 1 的布局，在其他实施例的布局中，也同样可适用本实施例。
另外，如实施例 1 所述，字线的配线、比特线的配线、电源电位的配线及接地 电位的配线，为了与其他存储器单元的配线共用，以配置于较各存储器单元内的属于配 线的节点连接配线靠上位的层为优选。 关于此点，阶层式配线的构成，以一例而言，可 实现与所述实施例 1 相同的构成。 关于此点以外各点，由于与实施例 1 所示构成相同， 故省略其说明。
( 实施例 6)
图 18 为本发明的实施例 6 的 SRAM 平面图。 在本实施例中，与实施例 1 不同的 点如下。 在本实施例中，以单位单元 UC 所示配置于 SRAM 单元上下的单元，与实施例 1 情形相比，在上下方向反转配置。 此外，连接于形成于存取晶体管 Qp17、Qp27 上的比 特线的接触窗 706a、706b，与连接于配置于上方向的 SRAM 单元的比特线的接触窗共通
化。 如上所述通过将连接于比特线的接触窗与邻接的单元共通化，即可将接触窗 706a、 706b 形成为较大，因此可易于形成接触窗，而且可降低接触窗电阻。 接触窗 706a、706b 以外的 SRAM 单元的布局与实施例 1 的情形相同。
在本实施例中，虽使用与实施例 1 相同布局作为一例，惟实际上不限于实施例 1 的布局，在其他实施例的布局中，也同样可适用本实施例。
另外，如实施例 1 所述，字线的配线、比特线的配线、电源电位的配线及接地 电位的配线，为了与其他存储器单元的配线共用，以配置于较各存储器单元内的属于配 线的节点连接配线靠上位的层为优选。 关于此点，阶层式配线的构成，以一例而言，可 实现与所述实施例 1 相同的构成。 关于此点以外各点，由于与实施例 1 所示构成相同， 故省略其说明。