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1、10申请公布号CN102007593A43申请公布日20110406CN102007593ACN102007593A21申请号200980113523422申请日2009041408103621220080418EPH01L27/14620060171申请人NXP股份有限公司地址荷兰艾恩德霍芬72发明人菲特恩古耶恩霍安拉杜苏尔代业努伯努特巴泰娄74专利代理机构中科专利商标代理有限责任公司11021代理人杨静54发明名称集成电路制造方法57摘要公开了一种在IC制造工艺中提供电介质材料18的方法，所述电介质材料18包括具有变化厚度的区18，18”。所述方法包括在电介质材料18的相应区20，20”中。
2、形成多个图案，每个图案把电介质材料18相对于电介质材料移除步骤的敏感性增加预先确定的量并将电介质材料18暴露于电介质材料移除步骤。在实施例中，IC包括多个像素元件12和多个光干涉元件24，每个光干涉元件24包括第一反射镜元件16和第二反射镜元件22，电介质材料18的区将第一反射镜元件16和第二反射镜元件22分离开，每个光干涉元件24布置在所述像素元件12之一上，所述方法还包括在包括多个像素元件的衬底10上的电介质层14中形成相应的第一反射镜元件16；在电介质层上沉积电介质材料；以及形成相应的第二反射镜元件，使得每个第二反射镜元件通过暴露的电介质材料与相应的第一反射镜元件分离开。因此，仅仅需要几。
3、个工艺步骤就可以获得具有包括不同厚度的区的电介质材料18层的IC。30优先权数据85PCT申请进入国家阶段日2010101586PCT申请的申请数据PCT/IB2009/0515462009041487PCT申请的公布数据WO2009/128022EN2009102251INTCL19中华人民共和国国家知识产权局12发明专利申请权利要求书1页说明书5页附图2页CN102007607A1/1页21一种在集成电路制造工艺中提供电介质材料18的方法，电介质材料18包括具有变化厚度的区18，18”，所述方法包括在电介质材料18的相应区20，20”中形成多个图案，每个图案将电介质材料18相对于电介质材料。
4、移除步骤的敏感性增加预先确定的量；以及将电介质材料18暴露于电介质材料移除步骤。2根据权利要求1所述的方法，其中，集成电路包括多个像素元件12和多个光干涉元件24，每个所述光干涉元件24布置在所述像素元件12之一上，每个光干涉元件24包括第一反射镜元件16和第二反射镜元件22，电介质材料18的区将第一反射镜元件16和第二反射镜元件22分离开，所述方法还包括在包括所述多个像素元件的衬底上的电介质层14中形成相应的第一反射镜元件16；在电介质层上沉积电介质材料；以及形成相应的第二反射镜元件，使得每个第二反射镜元件通过暴露的电介质材料的区与相应的第一反射镜元件分离开。3根据权利要求2所述的方法，其中。
5、，形成相应的第二反射镜元件的步骤包括在电介质材料中形成第二反射镜元件。4根据权利要求2所述的方法，其中，形成相应的第二反射镜元件的步骤包括在电介质材料上形成第二反射镜元件。5根据权利要求1至4中任一项权利要求所述的方法，其中，电介质材料移除步骤包括平面化步骤。6根据权利要求5所述的方法，其中，平面化步骤是化学机械平面化步骤。7根据权利要求1至5中任一项权利要求所述的方法，其中，每个所述图案包括多个凹部，每个图案包括预先确定的凹部密度，以将电介质材料相对于电介质材料移除步骤的敏感性增加预先确定的量。8根据权利要求2至7中任一项权利要求所述的方法，其中，布置多个光干涉元件以用作多个滤色器。9根据权。
6、利要求2至8中任一项权利要求所述的方法，其中，光干涉元件是FABRYPEROT干涉仪。10根据权利要求2至9中任一项权利要求所述的方法，其中，第一反射镜元件包括第一金属。11根据权利要求2至10中任一项权利要求所述的方法，其中，第二反射镜元件包括第二金属。12一种使用根据权利要求1至11中任一项权利要求所述的方法制造的集成电路。权利要求书CN102007593ACN102007607A1/5页3集成电路制造方法技术领域0001本发明涉及一种制造集成电路的方法。背景技术0002现今，存在具有像素PIXILATED元件例如光传感器、发光二极管、光阀等的集成电路的许多例子。为使得光在IC的外部变得可。
7、用或者外部光源到达像素元件，IC典型地包括在像素元件与外部世界之间的光路径。0003US专利申请NO2004/0227170A1公开了一种包括多个光电二极管的IC。每个光电二极管由具有高于1的折射率的折射率材料覆盖，折射率材料合并了滤色器层。折射率材料提供至光电二极管的光路径。相应光电二极管上面的折射率材料由空气间隙分离开以减少光电二极管之间的串扰量。0004与滤色器的制造相关联的问题，尤其是与基于聚合物的滤色器的制造相关联的问题是它们在制造工艺中被相对较早地沉积在IC上，例如，在前端CMOS工艺中沉积在像素元件的顶部。这复杂化了随后的工艺步骤例如后端工艺，因为滤色器不是热稳定的。这还限制了这。
8、种IC对避免暴露于高温的应用域的可用性。例如，在IC被集成在固态发光设备中的情况下，在这种情况下温度可以超过80，可能不适宜使用基于聚合物的滤色器。0005近来，已经将基于干涉仪的滤色器集成入IC。这种滤色器可以形成在后段工艺中，因此限制了在IC制造工艺中滤色器的集成的影响，这是因为在这种用作滤色器的光路径的形成之后只有很少的随后步骤如果有的话。0006图1AC显示了使用传统CMOS工艺的现有技术光路径制造方法的例子。衬底10具有像素元件12，并覆盖有第一电介质层14。例如通过干蚀刻或湿蚀刻步骤来图案化第一绝缘体层14，之后在图案化的第一电介质层14中形成第一金属层16。随后用第二电介质层18。
9、来覆盖图案化的第一电介质层14和第一金属层16。随后例如通过干蚀刻或湿蚀刻步骤来图案化第二电介质层18，之后在第二电介质层18中形成第二金属层22。第一和金属层用作对于穿过第一和第二电介质层的入射光26的反射表面，因此形成用作滤色器的FABRYPEROT类型干涉仪。0007干涉仪的两个反射镜即，第一金属层16和第二金属层22之间的距离确定在什么波长上发生建设性CONSTRUCTIVE干涉。换言之，电介质材料18的厚度确定了发生建设性干涉的波长。因此，为提供包括选择不同波长的多个干涉仪的IC，每个干涉仪必须在其反射金属层之间具有不同的距离。这意味着IC必须包括很多金属层，因此增加了IC的复杂性和。
10、成本。此外，如果像素元件是传感器，干涉仪与传感器之间增加的距离减小传感器的灵敏度，这是由于至传感器的更长的光路径上的光吸收作用。0008JHCORREIRA等人在“ASINGLECHIPCMOSOPTICALSPECTROMETERWITHLIGHTTOFREQUENCYCONVERTERANDBUSINTERFACE”，IEEEJOURNALOFSOLIDSTATECIRCUITS，VOL37，NO10，2002，13441347页中公开了一种具有多个FABRYPEROT干涉仪的CMOSIC，FABRYPEROT干涉仪具有变化的电介质厚度，PECVD等离子增强化学蒸汽沉说明书CN102007。
11、593ACN102007607A2/5页4积SIO2用于AG与AL材料反射镜之间的电介质。相应FABRYPEROT干涉仪的不同的绝缘体厚度是通过多个图案化步骤对每个图案化步骤使用不同的光致蚀刻剂掩膜获得的。多个掩膜和图案化步骤是的制造工艺复杂且昂贵。0009因此，需要简化的IC制造方法。发明内容0010根据本发明的第一方面，提供了一种在集成电路制造工艺中提供电介质材料的方法，电介质材料包括具有变化的厚度的区，所述方法包括在电介质材料的相应区中形成多个图案，每个图案把电介质材料相对于电介质材料移除步骤的敏感性增加预先确定的量；以及将电介质材料暴露于绝缘体材料移除步骤。0011因此，可以在简单的两。
12、步骤工艺中获得包括具有不同厚度的多个区的电介质材料。这种电介质材料的层的区可以例如用于分离相应的光干涉元件例如FABRYPEROT干涉仪的反射镜。0012因此，在实施例中，集成电路包括多个像素元件和多个光干涉元件，每个所述光干涉元件布置在所述像素元件之一上面，每个光干涉元件包括第一反射镜元件和第二反射镜元件，电介质材料的区将第一反射镜元件和第二元件分离开，所述方法还包括在包括多个像素元件的衬底上的电介质层中形成相应的第一反射镜元件；在电介质层上沉积电介质材料；以及形成相应的第二反射镜元件，使得每个第二反射镜元件通过暴露的电介质材料的区与相应的第一反射镜元件相分离。这提供了具有由不同绝缘体材料厚。
13、度所分离的反射镜的多个光干涉元件，而仅仅对于第二反射镜元件要求单一沉积步骤。第一和第二反射镜元件可以包括相同或不同的金属。0013在实施例中，形成相应的第二反射镜元件的步骤包括在电介质材料中形成第二反射镜元件。0014在可选实施例中，形成相应的第二反射镜元件的步骤包括在电介质材料上面形成第二反射镜元件。这表明可以以任何合适的方法来形成第二反射镜元件。0015优选地，电介质材料移除步骤包括平面化步骤例如化学机械平面化步骤。这种平面化方法提供了对电介质材料的厚度的良好控制。0016在实施例中，每个所述图案包括多个凹部，其中每个图案包括预先确定的凹部密度以便相对于电介质材料移除步骤将电介质材料的敏感。
14、度增加预先确定的量。已经发现这带来了对相应电介质材料区之间的厚度变化的良好控制。附图说明0017参考附图通过非限制性例子对本发明的实施例进行更详细的描述，在附图中0018图1AC描绘了现有技术光路径制造方法；0019图2AF描绘了根据本发明的实施例的IC制造方法；以及0020图3描绘了图2AF所描绘的方法的可选步骤。具体实施方式0021应理解，附图完全是示意性的而不是按比例绘制的。还应该理解图中相同或相似说明书CN102007593ACN102007607A3/5页5的部件具有相同的参考标号。0022根据本发明的制造方法的实施例，提供了衬底10，衬底10包括像素元件12，如图2A所示。由于这种。
15、像素元件的制造是公知的并且本发明不涉及这种元件本身的制造，所以仅仅为简洁的原因将不再解释。像素元件可以是任何已知的像素元件，例如光敏元件例如光电二极管、发光元件例如发光二极管或光阀例如液晶显示像素。其他例子对技术人员将是明显的。衬底10典型地由电介质层14覆盖，电介质层14又可以以任何方法形成在衬底10上面，并可以包括任何合适的电介质材料例如二氧化硅、氮化硅、高K电介质等等，只要材料对于来自或去往像素元件12的光是至少部分透明的。0023如图2B所示，在下一步骤中，多个反射镜元件16例如金属部件形成在电介质层14中。用于形成反射镜元件的一个或多个金属在CMOS工艺的情况中可以是任何合适的金属，。
16、例如AL、W、CU、TI或TA。可以以任何合适的方法来形成金属部件，例如使用DAMASCENE工艺，或利用图案化绝缘层14，例如通过蚀刻步骤，在蚀刻步骤后，反射镜元件16可以沉积在电介质层14的图案化的区中。应理解的是，在电介质层14中的反射镜例如金属部件的形成对本领域技术人员是惯用技术，并且其特定执行对本发明的讲授不是必要的。因此，仅仅因为简洁原因将不详细讨论第一反射镜元件16的形成。0024还要强调的是，图2A和图2B所示的衬底叠层可以包括在电介质层14与衬底10之间的附加层。这些层如果存在，则必须对于来自或去往像素元件12至少是部分透明的。0025在图2C所示的下一步骤中，电介质材料18。
17、沉积在电介质层14上面。可以以任何合适的方法来沉积电介质材料18，例如利用PECVD。电介质材料18可以是任何合适的电介质材料以在干涉仪例如FABRYPEROT的反射镜之间形成电介质。例如，电介质材料18可以是二氧化硅。0026随后，如图2D所示，图案化电介质材料18的所选择的区。图案具有相对于随后的电介质材料移除步骤增加电介质材料18的敏感性的功能，或者也就是说，相对于这个步骤减小电介质材料18的电阻。可以通过调整图案密度来调整敏感性的增加。0027例如，在图2D中，第一反射镜元件16上面的电介质材料18的第一区20不包括图案，这意味着在该区中电介质材料18相对于随后的电介质材料移除步骤的敏。
18、感性没有改变。然而，相应的第一反射镜元件16上面的电介质材料18的区20和20”都包括例如通过选择性蚀刻步骤形成在电介质材料18中的凹部图案，区20”具有比区20高的图案密度，即电介质材料18的每个单位区域凹部的数量更多。0028因此，区20”对于随后的电介质材料移除步骤的敏感性比区20高，区20”和区20对于随后的电介质材料移除步骤的敏感性都比区20高。这是因为图案已经减小了区20和20”中电介质材料18的有效密度。应理解的是，可以以任何合适的方法来减小电介质材料18的有效密度，例如通过提供具有相同数量凹部的多个图案，凹部的图案不同并且具有不同宽度。0029接下来，将图案化的电介质层18暴露。
19、于电介质材料移除步骤，例如蚀刻步骤或平面化步骤例如化学机械平面化CMP步骤。已发现CMP提供特别好的结果。如在图2E中可见，不同区20和20”中的不同图案引起电介质材料18的移除速率的增加，速率的增加与图案密度成比例。这使得电介质材料18中的区18和18”具有与其中没有图案形成的电介质材料的区相比较减小的厚度。因此，区20和20”中的图案保证电介质材料18在说明书CN102007593ACN102007607A4/5页6这些区中与未图案化的区20相比被更快地移除。0030应理解的是，区20和20”在移除工艺期间典型地经历两个不同的材料移除速率第一速率，以第一速率移除图案；以及更低的第二速率，以。
20、第二速率移除区20和20”中每个图案下面的未图案化的电介质材料18的部分。显然，电介质材料18的未图案化的区仅经历更低的第二速率，因此产生与图案化的区例如区20或区20”相比这个区的增加的厚度。0031总之，电介质材料移除步骤提供电介质材料18的细化THINNING，区20和20”中的图案增加所述区中的电介质材料18的细化速率。0032接下来，如图2F所示，在相应的第一反射镜元件16上沉积多个第二反射镜元件22使得第一反射镜元件16和第二反射镜元件20由电介质材料18的分离开，因此形成FABRYPEROT干涉仪。因为电介质材料18的相应区具有不同厚度，所以获得对于不同波长的光26具有选择性的多。
21、个FABRYPEROT干涉仪，这是因为，对于在干涉仪中发生建设性干涉的波长取决于两个反射镜之间的电介质材料的厚度，如先前所述。0033在图2F中，在电介质材料18中沉积第二反射镜元件22例如另外的金属部件，第二反射镜元件22可以是与用于第一反射镜元件16的金属相同的金属。所以，可以以任何合适的方法来图案化电介质层例如通过蚀刻步骤以提供凹槽来在所述凹槽中沉积第二反射镜元件22。可选地，可以使用DAMASCENE工艺来形成另外的金属部件例如CU部件。0034应理解的是，在电介质材料18中形成反射镜元件例如金属部件对于本领域技术人员是惯用技术，并且其特定执行对本发明的讲授不是必要的。因此，仅仅因为简。
22、洁原因将不详细讨论第二反射镜元件22的形成。0035可选地，如图3所示，可以例如通过选择性沉积或通过沉积在电介质材料18上的金属层的图案化来在电介质材料18的顶部沉积第二反射镜元件22。还可以对衬底叠层进行处理步骤，以例如通过在电介质层18上沉积平面化层30来完成IC的制造。0036应重申的是，尽管图2F和图3示出光26为入射光，干涉仪24还可以用于过滤由像素元件12发送的或穿过像素元件12的光。干涉仪24可以例如用作滤色器。0037因此，本发明的方法通过利用电介质材料18的单一图案化步骤和单一金属沉积步骤以形成第二反射镜元件22，便利了具有不同波长滤色性能的N个干涉仪24N至少是2的制造，因。
23、此提供了已知制造工艺例如在JHCORREIRA等人的论文中所公开的的显著简化。0038在这一点上，应强调的是，已经在包括像素元件12的衬底叠层上的干涉仪24的形成的上下文中解释了电介质材料18的若干区中的多个图案的应用，以在层的宽度上获得具有可变厚度的电介质材料18的层。然而，应理解的是，在电介质材料18的不同区中使用不同图案以局部地增加对于随后的电介质材料移除步骤电介质材料18的敏感性可以应用于要求包括具有不同厚度的多个区的电介质材料层的任何IC的制造。0039应注意，上述实施例说明而非限制本发明，在不脱离所附权利要求所限定的本发明的范围的前提下，本领域技术人员将能够设计出许多备选实施例。在权利要求中，括号中的任何标记不应被解释为限制权利要求。词语“包括”并不排除存在除了在权利要求中所列元件或步骤以外的其他元件或步骤。对元件的单数引用并不排除对这种元件的复数引用。说明书CN102007593ACN102007607A5/5页7在互不相同的从属权利要求中阐述特定措施并不表示不能有利地使用这些措施的组合。说明书CN102007593ACN102007607A1/2页8图1A图1B图1C图2A图2B图2C说明书附图CN102007593ACN102007607A2/2页9图2D图2E图2F图3说明书附图CN102007593A。