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本发明披露形成氮化硅层于栅极氧化物膜上的制备方法。该栅极氧化物膜上的氮化硅层为半导体元件的栅极结构的一部分，该制备方法包含进行氮化工艺以形成氮化硅层于半导体基板的一栅极氧化物膜上，再于退火室内加热该半导体基板，施以两阶段的退火动作。其一，在该退火室内将该半导体基板曝露于氮气(N2)中，再于该退火室内将该半导体基板曝露于氮气(N2)与氧化物亚氮(N2O)的混合气体中。

1、  一种形成氮化硅层于栅极氧化物膜上的制备方法，所述栅极氧化物膜上的氮化硅层为半导体元件的栅极结构的一部分，所述制备方法包含下列步骤：
进行氮化工艺以形成氮化硅层于半导体基板的栅极氧化物膜上；
在退火室中加热所述半导体基板；
在所述退火室内将所述半导体基板曝露于氮气中；以及
在所述退火室内将所述半导体基板曝露于氮气与氧化亚氮的混合气体中。

2、  根据权利要求1的制备方法，其中形成所述氮化硅层的氮化工艺为去耦合等离子体氮化工艺。

3、  根据权利要求1的制备方法，其中将所述半导体基板曝露于氮气中的步骤与将所述半导体基板曝露于氮气与氧化亚氮的混合气体中的步骤为两阶段的步骤。

4、  根据权利要求1的制备方法，其中将所述半导体基板曝露于氮气与氧化亚氮的混合气体中的步骤包含提供氮气：氧化亚氮为10∶1的混合气体。

5、  根据权利要求1的制备方法，其中加热所述半导体基板的步骤包含加热所述半导体基板至介于900℃至1050℃的退火温度范围以及提供5至300托尔间的压力于所述退火室。

6、  根据权利要求1的制备方法，其中所述加热所述半导体基板的步骤在氮化工艺后与反应室工艺原位进行。

7、  根据权利要求1的制备方法，其中形成的半导体元件为表面P型沟道金属-氧化物-半导体场效晶体管。

8、  根据权利要求7的方法，其中形成的栅极结构为p+多晶硅栅极结构。

9、  一种界面电荷的降低方法，所述界面电荷位于半导体元件的多晶硅层与栅极绝缘层间，所述降低方法包含下列步骤：
进行去耦合等离子体氮化工艺以形成氮化硅层于半导体基板的栅极氧化物膜上；
在退火室中加热所述半导体基板；
在所述退火室内将所述半导体基板曝露于氮气中；
在所述退火室内将所述半导体基板曝露于氮气与氧化亚氮的混合气体中；以及
沉积多晶硅于所述栅极氧化物膜上方的所述氮化硅层上；
其中所述界面电荷不大于2.4×10¹²/cm²·eV。

10、  一种掺杂剂穿透阻抗的强化方法，其用于权利要求1所制备的栅极结构，所述强化方法包含下列步骤：
进行去耦合等离子体氮化工艺以形成氮化硅层于半导体基板的栅极氧化物膜上方；
在退火室中加热所述半导体基板；
在所述退火室内将所述半导体基板曝露于氮气中；以及
在所述退火室内将所述半导体基板曝露于氮气与氧化亚氮的混合气体中。

11、  根据权利要求10的强化方法，其中所述掺杂剂为硼或N及P型的掺杂元素。

12、  一种氮浓度衰减时间的延长方法，其用于权利要求1所制备的栅极结构，氮浓度衰减时间指氮化硅层的氮浓度降低0.5％的时间，所述延长方法包含下列步骤：
进行去耦合等离子体氮化工艺以形成氮化硅层于半导体基板的栅极氧化物膜的上方；
在退火室中加热所述半导体基板；
在所述退火室内将所述半导体基板曝露于氮气中；
在所述退火室内将所述半导体基板曝露于氮气与氧化亚氮的混合气体中；以及
沉积多晶硅于所述栅极氧化物膜上方的所述氮化硅层上；
其中所述氮浓度衰减时间大于4小时。

13、  根据权利要求12的延长方法，其中在完成去所述耦合等离子体氮化工艺与所述沉积步骤间的等待时间可延长达12小时。

14、  一种半导体元件的平带电压变动的降低方法，包含下列步骤：
进行一去耦合等离子体氮化工艺以形成氮化硅层于半导体基板的栅极氧化物膜上方；
在退火室中加热所述半导体基板；
在所述退火室内将所述半导体基板曝露于氮气中；以及
在所述退火室内将所述半导体基板曝露于氮气与氧化亚氮的混合气体中；
其中所述平带电压的变动小于-0.4V。

形成氮化硅层于栅极氧化物膜上的制备方法
技术领域
本发明涉及一种半导体元件的制备方法。本发明进一步涉及形成具有栅极结构的半导体元件。本发明特别涉及于在栅极氧化物膜上方形成氮化硅层，该栅极氧化物膜上的氮化硅层属于半导体元件的栅极结构的一部分。
背景技术
在半导体产业中，因产品世代交替的关系而使得半导体元件不断地小型化，而此一小型化趋势带给半导体元件在制造技术上面临许多挑战，而其中之一即是关于金属-氧化物-半导体场效晶体管(Metal-Oxide-SemiconductorField Effect Transistor，MOSFET)的栅极氧化物膜。
栅极氧化物膜是一层夹在半导体基板和栅极(晶体管)结构间的氧化物层。每当元件的尺寸缩小时，栅极氧化物膜的厚度亦相应地变薄。然而，当厚度缩减到达某一程度时，氧化物膜会因为太薄而无法提供栅极导电材料与位于其下方的半导体基板足够的电气绝缘。再者，较薄的栅极氧化物膜易于让注入的掺杂离子扩散到栅极氧化物层之中。这些都是导致晶体管，甚至整个元件效能问题的因素。
氮化工艺(一种栅极氧化物层上具有一氮化硅层的栅极绝缘层的工艺)为处理上述的效能问题而发展出来的技术。相较于具有相同厚度但没有氮化硅顶层的栅极氧化物层，具有薄氮化硅顶层的栅极氧化物层具有较大的电气绝缘能力。此外，氮化硅顶层亦具有阻止掺杂离子扩散到栅极氧化物层的能力。
去耦合等离子体氮化(Decoupled Plasma Nitridation，DPN)工艺是氮化工艺之一。利用DPN工艺所形成的氮化物层可作为掺杂离子的阻障，因此在离子注入后的热处理步骤中，氮化物层将阻挡掺杂剂扩散至栅极绝缘层的栅极氧化物层主体中。此一氮化物层亦可保持栅极绝缘层的电气绝缘特性以及防止电性效能的问题。故，当工艺技术推进到60纳米以下技术门槛之际，DPN工艺已成为制作半导体元件不可或缺的工艺技术。
氮化工艺(例如DPN工艺)可以运用在制作表面P型沟道金属-氧化物-半导体场效晶体管(Surface P-channel MOSFET)。在表面P型沟道MOSFET元件上形成p+多晶硅栅极结构时，硼为普遍使用的掺杂剂。在p+多晶硅栅极结构的栅极氧化物膜上方进行DPN工艺，其结果为形成一栅极绝缘层，而此一结果有助于阻挡掺杂剂扩散至栅极绝缘层的栅极氧化物层主体中。
位于导电材料下的栅极绝缘层，当施以DPN工艺会增加栅极绝缘层和导电材料间的界面电荷，其中导电材料位于栅极绝缘层上。通常，导电材料为一多晶硅层。DPN工艺也可能影响其元件的平带电压，以及造成负偏压温度不稳定性(Negative Bias Temperature Instability，NBTI)的劣化。
若上述这些问题混杂发生时，DPN工艺的结果将很难被修护。这是因为移除氮化物层再重新形成具一定氮含量的氮化物层等步骤，很难不对其下方的栅极绝缘层或其它结构不造成永久性的破坏。因此，经历不完全或不正确DPN工艺的晶片很可能会被当成废片而报废。若该晶片仍继续后续的完整工艺，则将会生产出功能不足或丧失作用的元件。
在氮化工艺之后及下一个工艺(通常是多晶硅沉积)之前，安插一退火工艺可以处理例如平带电压变动和负偏压温度不稳定性劣化等问题。氮化后退火(Post Nitridation Anneal，PNA)工艺可降低栅极绝缘层的栅极氧化物层中介稳态(metastable)的硅-氧化学键结，并因此改善其对硼穿透的阻抗能力。在退火工艺中将晶片曝露于氮气(N₂)是业界一种常见的PNA工艺方法。
使用DPN工艺会产生的另一个问题是：在DPN工艺完成后，氮含量会随时间而衰减(decay)。栅极绝缘层上形成的氮化硅层的氮浓度会随时间的增加而降低，而此一情形会直接影响栅极结构的临界电压(ThresholdVoltage，Vt)。PNA工艺有助于解决这个问题。但是，即使已经进行以氮气为基础的PNA工艺，在DPN工艺结束后约4小时，仍会有氮含量衰减损失(0.5％)。这样的损失量会弱化硅-氮键结，并因此减低注入的硼穿透至栅极绝缘层的栅极氧化物层的保护能力。此一保护能力的减低造成P型沟道金属-氧化物-半导体(P-channel Metal Oxide Semiconductor，PMOS)元件的Vt亦跟着变动大约15-25mV。因此，在生产线上，在DPN工艺结束之后及下一个工艺(多晶硅沉积)开始之前，最好维持一严格控管的等待时间。一旦多晶硅沉积之后，栅极绝缘层的氮化硅层的氮百分比衰减现象将不再发生。因此，PNA工艺应该在这个等待时间窗口内进行，以避免不必要的氮含量衰减。
可是，在制造上要让PNA工艺在4小时的等待时间窗口内完成是困难的，尤其是当使用炉管机台进行多晶硅沉积时。相较多晶硅沉积，DPN工艺通常具有较低的每小时晶片产出量。例如，一个DPN工艺每小时可提供约20.4片的晶片产出量，而多晶硅沉积工艺一次可处理4批，每批25片晶片。亦即，必须有100片晶片自DPN设备移出、完成PNA工艺，并在4小时内准备好以进行多晶硅沉积工艺。
针对仅用氮气的PNA工艺，已有数种替代方法被开发出来。例如，Zhong等人的美国专利公开案第2003/0170956号揭示在退火工艺中使用N₂:O₂比为4∶1的混合气体。然而，此一工艺是在炉管型设备内进行，因此无法与DPN工艺在原位(in situ)进行，其原因为DPN工艺是一种在退火工艺之前于反应室型设备中进行的工艺。甚且，在短的等待时间内要在两套分开设备中完成两个连续工艺，在时间控制上是相当不利的。例如，两套设备会占据大面积的厂房空间且彼此不相邻。此外，半导体设备通常会在进行新的一批工艺处理前，先做处理前的暂存(internal buffer)。再者，Zhong等人所揭示使用N₂:O₂的工艺需要进行60至150分钟，此一缺点对等待时间的控制形成更难的挑战。
仅用氧化亚氮(N₂O)的PNA工艺也已经被测试过，且与仅用N₂的PNA工艺相比较，证实仅用N₂O的PNA工艺具有较低的氮含量衰减率。然而，仅用N₂O的PNA工艺所处理的氮化硅层具有的起始含氮含量百分比大约只有仅用N₂的PNA工艺处理者的一半。仅用N₂O的PNA工艺与仅用N₂的PNA工艺均可减少介面电荷至一定程度。然而，仅用N₂O的PNA工艺处理者的平带电压的变动较为显著，而此一结果对半导体元件的性能则有明显的影响。因此，仅用N₂的PNA工艺和仅用N₂O的PNA工艺均无法解决上述已知技艺的问题。
发明内容
为了解决上述已知技艺的问题，本发明揭示形成氮化硅层于栅极氧化物膜上方的制备方法的一实施范例，其为半导体元件的栅极结构的一部分，而该实施范例包含进行氮化工艺以形成氮化硅层一半导体基板的栅极氧化物膜上、在退火室中加热该半导体基板、施以两阶段的退火动作。其一在该退火室内将该半导体基板曝露于氮气(N₂)中、再于该退火室内将该半导体基板曝露于氮气(N₂)与氧化亚氮(N₂O)的混合气体中。
本发明揭示半导体元件中多晶硅层与栅极绝缘层间的界面电荷的降低方法的一实施范例包含进行去耦合等离子体氮化工艺以形成氮化硅层于一半导体基板的栅极氧化物膜上、在退火室中加热该半导体基板、施以两阶段的退火动作。其一在该退火室内将该半导体基板至曝露于氮气(N₂)中、再于该退火室内将该半导体基板曝露于氮气(N₂)与氧化亚氮(N₂O)的混合气体中、沉积多晶硅于该栅极氧化物膜上方的氮化硅层上。
本发明的发明人发现使用如本案所揭示的两阶段PNA工艺，即在第一阶段曝露该半导体基板于氮气(N₂)中，并在第二阶段曝露该半导体基板于氮气(N₂)与氧化亚氮(N₂O)的混合气体中，可克服上述所检讨的问题。例如，本发明揭示的方法可降低平带电压的变动，减缓负偏压温度不稳定性，或将栅极结构的临界电压的减少降至最低。本发明揭示的方法亦可降低DPN工艺完成后的氮浓度衰减，亦即降低栅极绝缘层中的氮化硅层的氮浓度衰减率。最后，本发明揭示的方法更可提高用于半导体元件中形成p+多晶硅结构的掺杂剂(例如硼)的穿透阻抗能力。
附图说明
图1显示本发明一实施范例(不同PNA工艺条件下)的氮百分比曲线图；
图2显示本发明一实施范例(不同PNA工艺条件时)的界面电荷柱状图；
图3显示本发明一实施范例(具有与图2相同PNA工艺条件下)的平带电压变动柱状图；
图4显示本发明一实施范例(DPN和PNA在不同工艺条件下)的硼穿透数据；
图5显示本发明一实施范例(不同PNA工艺条件下)的氮百分比衰减图；及
图6和图7显示本发明一实施范例(在不同后氮化退火条件下)的待命电流对临界电压的散布图。
具体实施方式
本发明的实施范例将在此节予以叙述。此节的叙述及实施范例不应用以局限本发明的范围。
本节在此揭示的形成氮化硅层于栅极氧化物膜上方的制备方法，该栅极氧化物膜上方的氮化硅层为半导体元件的栅极结构的一部分，该工艺方法包含进行氮化工艺以形成薄氮化硅层于半导体基板的栅极氧化物膜上、在退火室中加热该半导体基板、施以两阶段的退火动作。其一在该退火室内将该半导体基板曝露于氮气(N₂)中、再于该退火室内将该半导体基板曝露于氮气(N₂)与氧化亚氮(N₂O)的混合气体中。该栅极氧化物膜的厚度可为15-40埃。该栅极氧化物膜的一实施范例的厚度为22埃。
该氮化工艺可为例如去耦合等离子体氮化(DPN)工艺。其它氮化工艺亦可用来制备栅极绝缘层的氮化硅层。这些工艺可包含反应室型工艺，其中晶片在该反应室内曝露于含氮气体中。这些工艺可使用或不使用等离子体。形成在栅极氧化物膜上方的氮化硅层的厚度可为10-20埃。该氮化硅层的一实施范例的厚度为13埃。
根据至少一个实施范例，紧接在形成氮化硅层后的退火工艺中，半导体基板以两个分开步骤分别曝露于N₂与N₂和N₂O的混合气体中。在退火反应室中，预定体积的N₂会在预定工艺时间内导入。在下一个步骤中，N₂和N₂O的混合气体也在预定工艺时间内导入反应室中。在一实施范例中，N₂的导入时间为20秒(20″)，而N₂和N₂O的混合气体的导入时间为10秒(10″)。
然而，相较于仅用N₂(Nitrogen-only)的氮化后退火工艺(PNA)工艺，使用N₂/N₂O混合气体的PNA工艺会导致在栅极绝缘层的起始氮百分比较低。图1显示不同PNA工艺条件下的氮百分比曲线图。特而言之，图1显示栅极绝缘层中氮化硅层的氮百分比曲线随着等待时间的变化情形，其中等待时间为氮化工艺和下一个工艺(可为多晶硅沉积工艺)之间的时间。氮化硅层的氮浓度为纵座标，其以百分比表示；等待时间为横座标，其以小时为单位。图中显示三种N₂/N₂O混合组合的PNA工艺以及一种仅用N₂的PNA工艺的结果。图1显示仅用N₂的PNA工艺较其它任一者均有较高的起始氮浓度，而其结果与前述已知技艺相符。举例而言，先导入20秒(20″)的N2，再导入10秒(10″)的N₂/N₂O的工艺方法，其起始氮含量百分比就较仅用N₂的工艺方法少2％。
对栅极绝缘层内的氮化硅层而言，具有较高的起始氮浓度可使其在应付氮含量衰减上具有优选的效果。然而，相较仅用N₂的PNA工艺，使用N₂和N₂O混合气体的PNA工艺会导致氮化硅层具有较低的起始氮含量百分比。本案发明人发现调整PNA工艺前的DPN工艺，可使氮化硅层具有的起始氮含量百分比就如同仅用N₂的PNA工艺一样。例如，调整DPN工艺的一实施范例增加DPN工艺时间10秒(10″)。调整DPN工艺的另一实施范例维持一样的时间，但增加DPN工艺的射频功率(R.F.power)的设定值为150瓦。图1亦显示导入N₂/N₂O混合气体30秒(30″)，在不导入仅用N₂气体的实施范例，此一实施范例所得的氮化硅层具有的起始氮含量百分比为最低。故，从图1的结果可显示将仅用N2气体步骤并入PNA工艺中的重要性。如同后文即将深入探讨者，本案发明人发现：上述部分工艺方法的效果若在一既定标的(如氮化硅膜的起始氮百分比)上做比较时，两阶段PNA工艺(第一阶段为仅用N₂，第二阶段使用N₂/N₂O混合气体)会较其它的工艺方法展现出整体上优选的结果。
在至少一实施范例中，N₂和N₂O混合比为10∶1。退火温度可设在例如900℃到1050℃的范围内，而压力可设在例如5至300托尔(Torr)之间。在至少一实施范例中，退火温度可为950℃，而压力可为5托尔。
在本发明揭示的至少一实施范例中，氮化工艺与退火工艺(在氮化工艺后进行)在原位(in situ)机台的连续两个反应室中进行。这样可以节省将半导体晶片从只能进行氮化工艺的设备传送到只能进行退火工艺的设备的传送间隔时间。因此，原位机台退火可提高产量，并满足在氮化工艺后与下一个工艺(如多晶硅沉积)间的等待时间的限制。本发明的另一优点为晶片在氮化工艺与退火工艺间不会曝露在空气中，且原位机台退火可预防氮化硅层在氮化工艺与退火工艺之间发生氮百分比的衰减情形。
在本发明揭示的至少一实施范例中，上述工艺是在一表面P型沟道MOSFET(Surface P-channel MOSFET)上制作栅极结构的工艺。此一工艺亦可用于制作表面N型沟道MOSFET(Surface N-channel MOSFET)，或者P型沟道或N型沟道的埋入式栅极结构(Buried-Gate Structure)。用于一表面P型沟道MOSFET中形成栅极结构的氮化工艺可为DPN工艺，而其它氮化工艺亦可用于形成该氮化硅层。形成的栅极结构可为例如p+多晶硅栅极结构。
本发明在此揭示的工艺同样地亦能降低半导体元件中多晶硅层和栅极绝缘层间的界面电荷，其包含：进行一DPN工艺以形成一氮化硅层于一半导体基板上的一栅极氧化物膜上、在一退火室中加热该半导体基板、施以两阶段的退火动作。其一在该退火室内将该半导体基板曝露于N₂中、再于该退火室内将该半导体基板曝露于N₂与N₂O的混合气体中、沉积多晶硅于该栅极氧化物膜上方的氮化硅层上。
图2显示不同PNA工艺条件下的界面电荷的柱状图。如上文所述，所谓的界面电荷指的是栅极绝缘层与导电材料(在栅极绝缘层上方)间的电荷。图2的纵座标为界面电荷(Dit)，其单位为电子-伏特(10¹²/cm²·eV)。横座标为各PNA工艺条件，其中包含使用三种N₂/N₂O混合气体的PNA工艺以及仅用N₂和仅用N₂O的PNA工艺。图中亦显示未进行DPN工艺的栅极氧化物所具有的界面电荷(标示为”ISSG OX 40A”，做为比较)，其栅极氧化物因未进行DPN工艺，因此不具有氮化硅层。从图2可看出，一阶段导入仅用N₂和第二阶段导入N₂与N₂O混合气体的两阶段PNA工艺，以及导入仅用N₂的PNA工艺两者间所具备的界面电荷相当。然而，在提供较低的界面电荷方面，两阶段PNA工艺较仅用N₂的PNA工艺更具优势。从前文可知，DPN工艺会增加界面电荷。因此，未进行DPN的栅极氧化物(标示为”ISSGOX 40A”)具有最低的界面电荷。
如前文所述，本发明所揭示的工艺可降低半导体元件的平带电压变动。图3显示与图2相同PNA工艺条件下的平带电压变动的柱状图。平带电压(单位为伏特)为纵座标，各PNA工艺条件标示于横座标。从图3中可得知，就如界面电荷的结果一样，第一阶段导入仅用N₂和第二阶段导入N₂与N₂O混合气体的两阶段PNA工艺较仅导入N₂或N₂O其中之一者的PNA工艺具有较低的平带电压。
在另一实施范例中，本发明所揭示的工艺能加强半导体元件中的栅极绝缘层对掺杂剂穿透的阻抗能力。在至少一实施范例中，该掺杂剂可为硼。进行N₂/N₂O的PNA工艺后可加强硼穿透阻抗的原因，在于栅极绝缘层的氮化硅层(氮化工艺中所形成)被PNA工艺强化的缘故，且强化后的氮化硅层较仅由N₂或N₂O所形成者具有较大的密度。图4显示本发明一实施范例的DPN工艺和PNA工艺在不同工艺条件下的硼穿透数据。以″DPN″为首且以百分比显示的直行，其值为在PNA工艺后氮化硅层中的含氮含量百分比。以″PNA″为首的直行，其行中显示PNA工艺中所使用的气体(N₂或N₂O)。标示为″POR(skip)″的两横列，该标示指未进行DPN或PNA工艺且未接受硼注入。该两列″POR(skip)″主要提供比较的用。4种型态电容的电容值(其单位为飞法拉/微米，fF/μm)显示于表中，而该些电容分别为CA_OL_PD(P型场效晶体管栅极/漏极交叠电容，PFET Gate/Drain Overlap Capacitor)、CA_OL_PDK(P型场效晶体管厚氧化物栅极/漏极交叠电容，PFET Thick GateOxide/Drain Overlap Capacitor)、CA_OL_ND(N型场效晶体管栅极/漏极交叠电容，NFET Gate/Drain Overlap Capacitor)以及CA_OL_NDK(N型场效晶体管厚氧化物栅极/漏极交叠电容，NFET Thick Gate Oxide/Drain OverlapCapacitor)等。电容值与硼穿透范围有关，即硼穿透程度越大，产生的电容值越高。相较于使用16％N₂的PNA工艺，图4显示使用16％N₂O的PNA工艺会产生优选的硼穿透阻抗，亦即较低的电容值。数值16％意指在PNA工艺后氮化硅膜的含氮百分比。同样地，使用N₂O的PNA工艺在氮化硅膜中亦可达到相同的氮百分比，可是却具有较使用16％N₂的PNA工艺(仅以N₂替代N₂O)为佳的硼穿透阻抗。这些结果显示在PNA工艺中使用N₂O的好处。再者，相较于″POR(skip)″这组(未进行硼注入)，使用16％N₂O的PNA工艺具有与其相当的电容值。故，相较于其它PNA工艺，对PFET和NFET两厚氧化物栅极/漏极交叠电容而言，使用16％N₂O的PNA工艺可提供最佳的硼穿透阻抗(即最低电容)。
在另一实施范例中，本发明所揭示的工艺可延长半导体元件中栅极绝缘层的氮含量百分比衰减时间。图5显示不同PNA工艺条件下的氮含量百分比衰减图。氮含量百分比剂量衰减表示栅极绝缘层的氮化硅层中的氮含量浓度减少百分比。纵座标以百分比方式表示栅极绝缘层的氮化硅层中的氮损失剂量，而横座标以小时为单位表示氮化工艺与下一个工艺(例如多晶硅沉积)间的等待时间。图5为N₂和N₂O的3种混合组合，以及仅用N₂的PNA工艺的结果。图5显示N₂/N₂O与PNA的组合中有2种在氮含量浓度减少超过0.5％之前，其等待时间可以延长超过12小时。
此外，本发明揭示的工艺可减缓半导体元件的负偏压温度不稳定性及/或将半导体元件的临界电压(Threshold Voltage)的减少降至最低。图6和图7显示在不同氮化后-退火条件下的待命电流(Standby Current；IDS)对临界电压(VTS)的散布图。待命电流(单位为微安培/微米)标示在纵座标上，而临界电压(单位为毫伏特)则标示于横座标。图6为NMOS元件的数据，而图7为PMOS元件的数据。图6和图7均显示，由于采用DPN工艺，使用N₂O的PNA工艺方法制成的氮化硅层具有16％氮含量百分比。在图6和图7两图中，其它5个仅用N₂的PNA工艺的氮含量百分比为14-22％，此外，不同的DPN工艺条件亦被使用以达到14-22％氮含量百分比。在图6和图7两个实施范例中，相较于其它工艺方法(仅用N₂)，使用N₂O的PNA工艺可明显降低临界电压，且在DPN工艺后具有22％的氮百分比。这些结果显示在PNA工艺中使用N₂O在某种程度上有助于降低临界电压。
本发明的技术内容及技术特点已揭示如上，然而本发明所属技术领域中普通技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰。因此，本发明的保护范围应不限于实施范例所揭示者，而应包括各种不背离本发明的替换及修饰，并为以下的权利要求所涵盖。