浅沟槽隔离结构及其形成方法.pdf

一种浅沟槽隔离结构的形成方法，包括：提供半导体衬底，所述半导体衬底具有第一区域和第二区域，在所述第一区域和第二区域中各至少具有一个沟槽；在所述第一区域和第二区域上形成第一应力层，所述第一应力层至少填满所述第一区域中的沟槽；去除第二区域的第一应力层；在所述第一区域的第一应力层和第二区域上形成第二应力层，所述第二应力层至少填满所述第二区域中的沟槽；平坦化所述第二应力层和第一应力层，去除所述第一区域和第二区域上的第一应力层和第二应力层。本发明还提供一种浅沟槽隔离结构。本发明能够同时提高形成NMOS和PMOS的性能。

1、  一种浅沟槽隔离结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底具有第一区域和第二区域，在所述第一区域和第二区域中各至少具有一个沟槽；
在所述第一区域和第二区域上形成第一应力层，所述第一应力层至少填满所述第一区域中的沟槽；
去除第二区域的第一应力层；
在所述第一区域的第一应力层上和第二区域形成第二应力层，所述第二应力层至少填满所述第二区域中的沟槽；
通过平坦化工艺去除部分第二应力层和部分第一应力层，保留所述第一区域的沟槽中的第一应力层和第二区域的沟槽中的第二应力层；
其中，当所述第一区域用于形成PMOS或NMOS器件时，所述第一应力层分别为压应力膜或张应力膜；
当所述第二区域用于形成PMOS或NMOS器件时，所述第二应力层分别为压应力膜或张应力膜。

2、  如权利要求1所述的浅沟槽隔离结构的形成方法，其特征在于：去除第二区域的第一应力层的步骤如下：
在所述第一区域的第一应力层上覆盖阻挡层；
刻蚀去除所述第二区域的第一应力层；
去除所述阻挡层。

3、  如权利要求1所述的浅沟槽隔离结构的形成方法，其特征在于：所述第一应力层为氧化硅。

4、  如权利要求3所述的浅沟槽隔离结构的形成方法，其特征在于：所述刻蚀为干法刻蚀或湿法刻蚀。

5、  如权利要求4所述的浅沟槽隔离结构的形成方法，其特征在于：所述干法刻蚀的刻蚀气体为含氟或氯或溴的气体。

6、  如权利要求5所述的浅沟槽隔离结构的形成方法，其特征在于：所述湿法刻蚀的刻蚀液为氢氟酸溶液。

7、  如权利要求1所述的浅沟槽隔离结构的形成方法，其特征在于：形成第一应力层之前，在所述沟槽表面形成衬垫氧化硅层。

8、  如权利要求4所述的浅沟槽隔离结构的形成方法，其特征在于：所述第一应力层为压应力氧化硅，其形成方法为高密度等离子化学气相沉积法。

9、  如权利要求8所述的浅沟槽隔离结构的形成方法，其特征在于：所述第二应力层为张应力氧化硅，其形成方法为热化学气相沉积法。

10、  一种浅沟槽隔离结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底具有第一区域和第二区域，在所述第一区域和第二区域中各至少具有一个沟槽；
在所述第一区域和第二区域上形成第一应力层，所述第一应力层部分填充所述第一区域中的沟槽；
去除第二区域的第一应力层；
在所述第一区域的第一应力层上和第二区域形成第二应力层，所述第二应力层至少填满所述第二区域中的沟槽；
通过平坦化工艺去除部分第二应力层和部分第一应力层，保留所述第一区域的沟槽中的第一应力层、第二应力层和第二区域的沟槽中的第二应力层；
其中，当所述第一区域用于形成PMOS或NMOS器件时，所述第一应力层分别为压应力膜或张应力膜；
当所述第二区域用于形成PMOS或NMOS器件时，所述第二应力层分别为压应力膜或张应力膜。

11、  如权利要求10所述的浅沟槽隔离结构的形成方法，其特征在于，进一步包括：平坦化之前，
去除所述第一区域上的第二应力层；
在所述第一区域的第一应力层和第二区域的第二应力层上再次沉积第一应力层，并至少填满所述第一区域的沟槽。

12、  如权利要求10或11所述的浅沟槽隔离结构的形成方法，其特征在于：所述第一应力层为压应力氧化硅，第二应力层为张应力氧化硅。

13、  一种浅沟槽隔离结构的形成方法，其特征在于，包括：
A1、提供半导体衬底，所述半导体衬底具有第一区域和第二区域，在所述第一区域和第二区域中各至少具有一个沟槽；
A2、在所述第一区域和第二区域上形成第一应力层，所述第一应力层部分填充所述第一区域中的沟槽；
A3、去除第二区域的第一应力层；
A4、在所述第一区域的第一应力层和第二区域上形成第二应力层，所述第二应力层部分填充所述第二区域中的沟槽；
A5、重复执行步骤A2至A4，直至所述第一区域和第二区域的沟槽均被填满时为止；
A6、通过平坦化工艺去除部分第二应力层和部分第一应力层，保留所述第一区域的沟槽中的第一应力层和第二区域的沟槽中的第二应力层；
其中，当所述第一区域用于形成PMOS或NMOS器件时，所述第一应力层分别为压应力膜或张应力膜；
当所述第二区域用于形成PMOS或NMOS器件时，所述第二应力层分别为压应力膜或张应力膜。

14、  如权利要求13所述的浅沟槽隔离结构的形成方法，其特征在于：所述第一应力层为压应力氧化硅，第二应力层为张应力氧化硅。

15、  一种浅沟槽隔离结构，包括：具有第一区域和第二区域的半导体衬底；在所述第一区域和第二区域中各至少具有一个沟槽；其特征在于，还包括：
位于所述第一区域的沟槽中并填满该沟槽的第一应力层；位于所述第二区域的沟槽中并填满该沟槽的第二应力层；
其中，当所述第一区域用于形成PMOS或NMOS器件时，所述第一应力层分别为压应力膜或张应力膜；
当所述第二区域用于形成PMOS或NMOS器件时，所述第二应力层分别为压应力膜或张应力膜。

16、  如权利要求15所述的浅沟槽隔离结构，其特征在于：所述第一应力层为压应力氧化硅；所述第二应力层为张应力氧化硅。

浅沟槽隔离结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种浅沟槽隔离结构及其形成方法。
背景技术
浅沟槽隔离结构通过在半导体衬底上形成沟槽、并向沟槽中填充介质材料的工艺形成。公开号为CN 1649122A的中国专利申请文件公开了一种浅沟槽隔离的制造方法。图1至图5为所述中国专利申请文件公开的浅沟槽隔离的制造方法各步骤相应的结构剖面示意图。
如图1所示，提供半导体衬底12，在所述半导体衬底12上形成垫氧化层12A，接着在所述垫氧化层12A上形成氮化硅层作为第一硬掩膜层14，在所述第一硬掩膜层14上形成第二硬掩膜层14B，在所述第二硬掩膜层14B上形成光刻胶层16A，并图案化所述光刻胶层16A形成底部露出所述第二硬掩膜层14B的开口16B。
如图2所示，刻蚀所述开口16B底部的第二硬掩膜层14B、第一硬掩膜层14以及垫氧化层12A，形成开口16C，所述开口16C的底部露出所述半导体衬底12的表面。
如图3所示，去除所述光刻胶层16A，刻蚀所述开口16C底部的半导体衬底12，在所述半导体衬底12中形成沟槽18，并在所述沟槽18表面形成衬垫氧化层20。
如图4所示，在所述沟槽18中填充氧化层22，然后通过化学机械研磨去除所述第二硬掩膜层14B上多余的氧化层22以及所述第二硬掩膜层14B。
如图5所示，通过湿法刻蚀(如磷酸)去除所述第一硬掩膜层14，并通过氢氟酸溶液去除所述垫氧化层12A。即形成浅沟槽隔离结构。
在所述浅沟槽隔离结构的制造方法中，填充氧化层22的工艺一般通过化学气相沉积工艺来完成，在沉积过程中会导致氧化层22产生压应力。该压应力有助于提高形成的PMOS器件的性能，却会影响NMOS器件的性能。现有的做法是通过退火工艺释放氧化层22中的应力。
然而，释放氧化层22中的应力虽然减小对NMOS器件的性能的影响，却无助于提高PMOS器件的性能。
发明内容
本发明提供一种浅沟槽隔离结构及其形成方法，可同时提高形成的NMOS和PMOS器件的性能。
本发明提供的一种浅沟槽隔离结构的形成方法，包括：
提供半导体衬底，所述半导体衬底具有第一区域和第二区域，在所述第一区域和第二区域中各至少具有一个沟槽；
在所述第一区域和第二区域上形成第一应力层，所述第一应力层至少填满所述第一区域中的沟槽；
去除第二区域的第一应力层；
在所述第一区域的第一应力层上和第二区域形成第二应力层，所述第二应力层至少填满所述第二区域中的沟槽；
通过平坦化工艺去除部分第二应力层和部分第一应力层，保留所述第一区域的沟槽中的第一应力层和第二区域的沟槽中的第二应力层；
其中，当所述第一区域用于形成PMOS或NMOS器件时，所述第一应力层分别为压应力膜或张应力膜；
当所述第二区域用于形成PMOS或NMOS器件时，所述第二应力层分别为压应力膜或张应力膜。
可选的，去除第二区域的第一应力层的步骤如下：
在所述第一区域的第一应力层上覆盖阻挡层；
刻蚀去除所述第二区域的第一应力层；
去除所述阻挡层。
可选的，所述第一应力层为氧化硅。
可选的，所述刻蚀为干法刻蚀或湿法刻蚀。
可选的，所述干法刻蚀的刻蚀气体为含氟或氯或溴的气体。
可选的，所述湿法刻蚀的刻蚀液为氢氟酸溶液。
可选的，形成第一应力层之前，在所述沟槽表面形成衬垫氧化硅层。
可选的，所述第一应力层为压应力氧化硅，其形成方法为高密度等离子化学气相沉积法。
可选的，所述第二应力层为张应力氧化硅，其形成方法为热化学气相沉积法。
本发明还提供一种浅沟槽隔离结构的形成方法，包括：
提供半导体衬底，所述半导体衬底具有第一区域和第二区域，在所述第一区域和第二区域中各至少具有一个沟槽；
在所述第一区域和第二区域上形成第一应力层，所述第一应力层部分填充所述第一区域中的沟槽；
去除第二区域的第一应力层；
在所述第一区域的第一应力层上和第二区域形成第二应力层，所述第二应力层至少填满所述第二区域中的沟槽；
通过平坦化工艺去除部分第二应力层和部分第一应力层，保留所述第一区域的沟槽中的第一应力层、第二应力层和第二区域的沟槽中的第二应力层；
其中，当所述第一区域用于形成PMOS或NMOS器件时，所述第一应力层分别为压应力膜或张应力膜；
当所述第二区域用于形成PMOS或NMOS器件时，所述第二应力层分别为压应力膜或张应力膜。
可选的，进一步包括：平坦化之前，
去除所述第一区域上的第二应力层；
在所述第一区域的第一应力层和第二区域的第二应力层上再次沉积第一应力层，并至少填满所述第一区域的沟槽。
可选的，所述第一应力层为压应力氧化硅，第二应力层为张应力氧化硅。
本发明还提供一种浅沟槽隔离结构的形成方法，包括：
A1、提供半导体衬底，所述半导体衬底具有第一区域和第二区域，在所述第一区域和第二区域中各至少具有一个沟槽；
A2、在所述第一区域和第二区域上形成第一应力层，所述第一应力层部分填充所述第一区域中的沟槽；
A3、去除第二区域的第一应力层；
A4、在所述第一区域的第一应力层和第二区域上形成第二应力层，所述第二应力层部分填充所述第二区域中的沟槽；
A5、重复执行步骤A2至A4，直至所述第一区域和第二区域的沟槽均被填满时为止；
A6、通过平坦化工艺去除部分第二应力层和部分第一应力层，保留所述第一区域的沟槽中的第一应力层和第二区域的沟槽中的第二应力层；
其中，当所述第一区域用于形成PMOS或NMOS器件时，所述第一应力层分别为压应力膜或张应力膜；
当所述第二区域用于形成PMOS或NMOS器件时，所述第二应力层分别为压应力膜或张应力膜。
可选的，所述第一应力层为压应力氧化硅，第二应力层为张应力氧化硅。
本发明还提供一种浅沟槽隔离结构，包括：具有第一区域和第二区域的半导体衬底；在所述第一区域和第二区域中各至少具有一个沟槽；还包括：
位于所述第一区域的沟槽中并填满该沟槽的第一应力层；位于所述第二区域的沟槽中并填满该沟槽的第二应力层；
其中，当所述第一区域用于形成PMOS或NMOS器件时，所述第一应力层分别为压应力膜或张应力膜；
当所述第二区域用于形成PMOS或NMOS器件时，所述第二应力层分别为压应力膜或张应力膜。
可选的，所述第一应力层为压应力氧化硅；所述第二应力层为张应力氧化硅。
与现有技术相比，上述技术方案中的一个具有以下优点：
通过在第一区域的沟槽和第二区域的沟槽中分别填充不同类型应力的应力层，当在第一区域和第二区域分别用于形成不同的MOS器件时，可有目的的在沟槽中填充有助于提高该MOS器件性能的应力层，从而提高形成的器件的性能。例如，当第一区域用于形成PMOS时，可以在所述第一区域的沟槽中填充压应力膜层，当第二区域用于形成NMOS时，在所述第二区域的沟槽中填充张应力膜层；所述的填充的张应力膜层和压应力膜层而形成的浅沟槽隔离结构均有利于其相应区域的MOS器件的性能的提高，而又没有对其它区域的MOS器件的性能产生影响；
上述技术方案的其中一个具有一下优点：
通过改变第一应力层的厚度，以改变该第一应力层对形成的器件的导电沟道中应力的影响，从而可改变形成的器件的性能；提供了一种通过改变第一应力层的厚度来控制形成的器件的导电沟道中的应力的方法；
上述技术方案的其中一个具有一下优点：
此外，通过将第一应力层和第二应力层的填充分为多步进行，并减小每一步沉积的厚度，可保证填充沟槽的膜层的致密性，有助于提高形成的浅沟槽隔离结构的电学稳定性，提高形成的器件的性能。
附图说明
图1至图5为所述中国专利申请文件公开的浅沟槽隔离的制造方法各步骤相应的结构剖面示意图；
图6至图17为本发明的浅沟槽隔离结构形成方法的第一实施例的各步骤相应的结构剖面示意图；
图18至图21为本发明的浅沟槽隔离结构形成方法的第二实施例的各步骤相应的结构剖面示意图；
图19至图26为本发明的浅沟槽隔离结构形成方法的第三实施例的各步骤相应的结构剖面示意图。
具体实施方式
下面结合附图对本发明的具体实施方式做详细的说明。
实施例一
请参考图9，半导体衬底100具有第一区域102和第二区域202，在所述第一区域102中至少具有一个沟槽108，在所述第二区域202中至少具有一个沟槽208。
在其中的一个实施例中，形成沟槽108和208的工艺如下：
请参考图6，首先，提供半导体衬底100，所述半导体衬底100可以是单晶硅、多晶硅、非晶硅中的一种，所述半导体衬底100也可以是硅锗化合物、硅镓化合物中的一种，所述半导体衬底100还可以包括外延层或绝缘层上硅(Silicon On Insulator，SOI)结构。
所述半导体衬底100具有第一区域102和第二区域202。其中，第一区域102用于形成PMOS，第二区域用于形成NMOS。
在所述第一区域102中形成有N阱(图未示)，其可以通过离子注入工艺而形成。对所述N阱还可以进一步执行调整阈值电压的离子注入工艺和抗击穿离子注入工艺，这里不再赘述。
在所述第二区域202中形成有P阱(图未示)，其可以通过离子注入工艺而形成。对所述P阱还可以进一步执行调整阈值电压的离子注入工艺和抗击穿离子注入工艺，这里不再赘述。
在所述半导体衬底100的第一区域102和第二区域202形成垫氧化层300，形成垫氧化层300的方法可以是高温炉管氧化、快速热氧化、原位水蒸气产生氧化法中的一种。
垫氧化层300作为后续工艺中形成的硬掩膜层和半导体衬底100表面之间的粘和层，用于增大所述硬掩膜层和半导体衬底100表面之间的粘结性，并平衡所述硬掩膜层和半导体衬底100表面之间的应力。
在另外的实施例中，垫氧化层300也可以通过化学气相沉积的方法形成。
此外，在形成垫氧化层300之前，可以对半导体衬底100表面进行清洗，以去除所述半导体衬底100表面的杂质颗粒或其它污染物，增强垫氧化层300在半导体衬底100表面的粘附力。
接着，在所述垫氧化层300上形成硬掩膜层302，本实施例中所述硬掩膜层302为氮化硅。
形成所述氮化硅的方法可以是化学气相沉积。
所述硬掩膜层302一方面作为在所述半导体衬底100中刻蚀沟槽时的硬掩膜，另一方面作为在沟槽中填充的介质材料的化学机械研磨平坦化的停止层。
在其它的实施例中，所述硬掩膜层可以是多层。
请参考图7，在所述硬掩膜层302上旋涂光刻胶层303，并通过曝光显影工艺在第一区域102的光刻胶层中至少形成一第一开口104，在第二区域202的光刻胶层中至少形成一第二开口204。
其中，所述第一开口104和第二开口204的底部均露出所述硬掩膜层302的表面。
在其它的实施例中，在旋涂所述光刻胶层303之前，可在所述硬掩膜层302上先形成抗反射层(未示出)，所述抗反射层可以是无机材料，例如氮氧化硅，或有机材料；然后再在所述抗反射层上形成光刻胶层303，并曝光显影形成第一开口104和第二开口204。
然后，刻蚀所述第一开口104和第二开口204底部的硬掩膜层302和垫氧化层300，在第一区域102形成第三开口106，在第二区域202形成第四开口206，所述第三开口106和第四开口206的底部均露出所述半导体衬底100的表面。所述刻蚀为非等向性刻蚀，例如为等离子体干法刻蚀，该等离子体干法刻蚀的刻蚀气体可以是CF4。
继续刻蚀所述第三开口106和第四开口206底部的半导体衬底100，在所述半导体衬底100的第一区域102中形成沟槽108，在第二区域202形成沟槽208，如图8所示。
刻蚀所述沟槽108和208的方法为等离子体干法刻蚀，所述等离子体干法刻蚀选用的刻蚀气体要使所述沟槽108和208的侧壁较为光滑，具有较少的硅晶格缺陷，且使所述沟槽108和208的底部边角较为平滑，所述刻蚀气体还要使所述沟槽108和208侧壁具有较为倾斜的轮廓，例如可以是70至90度。所述刻蚀的刻蚀气体可以是Cl₂或HBr或HBr与其它气体的混合气体，例如可以是HBr与O₂和Cl₂的混合气体，或HBr与NF₃和He的混合气体。刻蚀形成的沟槽160的深度通过刻蚀的时间控制。
形成所述沟槽108和208后，去除所述光刻胶层303，即形成如图9所示的结构。
请参考图10，用氢氟酸溶液清洗所述沟槽108和208的表面，然后用热氧化法在所述沟槽108和208表面生成衬垫层110和210。
其中，通过所述氢氟酸溶液的清洗，可以去除所述沟槽108和208表面生成的自然氧化层，有利于形成的衬垫层110和210具有较为均匀的致密度，使得所述衬垫层110和210作为半导体衬底100和在所述沟槽108和208中填充的介质材料之间特性较为稳定的交界层，并增大两者之间的粘附性，减小器件在工作时半导体衬底100中的漏电流。
另外，所述氢氟酸溶液清洗也可以去除所述沟槽108和208顶部边缘的部分垫氧化层300，使所述的垫氧化层300侧壁向所述硬掩膜层302底部有少许收缩，从而使所述沟槽108和208顶部边缘的边角露出，在进行热氧化生成所述衬垫层110和210时，可使所述沟槽108和208的顶部的边角具有较为平滑的轮廓。所述平滑的轮廓一方面可以减少应力聚集，另一方面可以减少在器件工作时载流子积聚对开启特性的影响。
接着，在所述第一区域102和第二区域202形成第一应力层304，其中，所述第一应力层304至少填满所述第一区域102中的沟槽108。
在其中的一个实施例中，所述第一应力层304为压应力膜层(compressive film)，具体的，可以是压应力氧化硅层，形成所述压应力氧化硅层的方法可以是高密度等离子体化学气相沉积法。
在另外的实施例中，所述第一应力层304也可以是张应力膜层(tensile film)，具体的，可以是张应力氧化硅层，形成该张应力氧化硅层的方法为热化学气相沉积法，例如，常压化学气相沉积法、低压化学气相沉积法等。
形成所述第一应力层304后，在所第一应力层304上旋涂光刻胶层306，请参考图11。
请参考图12，通过曝光和显影工艺去除所述第二区域202的光刻胶层306，使所述第二区域202的第一应力层304表面露出。
请参考图13，通过刻蚀工艺去除所述第二区域202的第一应力层304。其中，所述刻蚀工艺可以是干法刻蚀或湿法刻蚀，或者干法和湿法相结合刻蚀工艺。当所述第一应力层304为应力(包括张应力和压应力)氧化硅膜层时，干法刻蚀的刻蚀气体可以是含氟或氯或溴的气体；湿法刻蚀可以是氢氟酸溶液。在干法和湿法相结合工艺中，先以含氟或氯或溴的气体的等离子体进行干法刻蚀，再用氢氟酸溶液进行清洗，从而将所述第二区域202的第一应力层304去除干净。
去除所述第二区域202的第一应力层304后，刻蚀去除所述光刻胶层306，如图14所示。去除所述光刻胶层306的方法可以是习知的氧气等离子体灰化。
请参考图15，在所述第二区域202的沟槽208表面再次形成衬垫层211。由于在刻蚀去除所述应力层304时，干法刻蚀的等离子体以及湿法刻蚀的刻蚀溶液都会对所述沟槽208中的210造成损伤，因而需要再次形成衬垫层。
请参考图16，接着，在所述第一区域102的第一应力层304上和第二区域202的硬掩膜层302、衬垫层211上形成第二应力层308。
其中，所述第二应力层308至少填满所述第二区域202的沟槽208。
在所述第一应力层304为压应力膜层时，所述第二应力层308为张应力膜层。具体的，该张应力膜层为张应力氧化硅层。形成该张应力氧化硅层的方法为热化学气相沉积法，例如，常压化学气相沉积法、低压化学气相沉积法等。
当所述第一应力层304为张应力膜层时，所述第二应力层308为压应力膜层。具体的，该压应力膜层为压应力氧化硅层。形成所述压应力氧化硅层的方法可以是高密度等离子体化学气相沉积法。
请参考图17，执行平坦化工艺，去除所述第一区域102和第二区域202的硬掩膜层302表面以上的第一应力层304和第二应力层308。
然后，通过湿法刻蚀去除所述硬掩膜层302和衬垫氧化层300，并保留所述第一区域102的沟槽108中的第一应力层304和第二区域202的沟槽208中的第二应力层308，形成如图12所示的浅沟槽隔离结构。
本实施例中，通过在第一区域102的沟槽108和第二区域202的沟槽208中分别填充不同类型应力的应力层，当在第一区域和第二区域分别用于形成不同的MOS器件时，可有目的的在沟槽中填充有助于提高该MOS器件性能的应力层，从而提高形成的器件的性能。例如，当第一区域102用于形成PMOS时，可以在所述第一区域102的沟槽108中填充压应力膜层，当第二区域202用于形成NMOS时，在所述第二区域202的沟槽208中填充张应力膜层。所述的填充的张应力膜层和压应力膜层而形成的浅沟槽隔离结构均有利于其相应区域的MOS器件的性能的提高，而又没有对其它区域的MOS器件的性能产生影响。
实施例二
请参考图9，提供半导体衬底100，半导体衬底100具有第一区域102和第二区域202，在所述第一区域102中至少具有一个沟槽108，在所述第二区域202中至少具有一个沟槽208。
其中一个实施例中，形成沟槽108和208的工艺同实施例一中形成沟槽的工艺，这里不再赘述。
接着，请参考图18，在所述第一区域102和第二区域202形成第一应力层404，其中，所述第一应力层404部分填充所述第一区域中的沟槽108。
在其中的一个实施例中，所述第一应力层404为压应力膜层，具体的，可以是压应力氧化硅层，形成所述压应力氧化硅层的方法可以是高密度等离子体化学气相沉积。
在另外的实施例中，所述第一应力层404也可以是张应力膜层，具体的，可以是张应力氧化硅层，形成该张应力氧化硅层的方法为热化学气相沉积法，例如，常压化学气相沉积法、低压化学气相沉积法等。
该步骤中，第一应力层404厚度较第一实施例薄。
形成所述第一应力层404后，去除所述第二区域202的第一应力层404，请参考图19。
在其中的一个实施例中，去除所述第二区域202的第一应力层404的步骤如下：在所述第一应力层404上旋涂光刻胶层(未图示)；通过曝光和显影工艺去除所述第二区域202的光刻胶层；通过干法刻蚀或湿法刻蚀去除未被光刻胶覆盖的第一应力层404；去除所述的光刻胶层。
接着，请参考图20，在所述第二区域202的沟槽208表面再次形成衬垫层211，由于在刻蚀去除所述应力层404时，干法刻蚀的等离子体以及湿法刻蚀的刻蚀溶液都会对所述沟槽208中的210造成损伤，因而需要再次形成衬垫层。接着，在所述第一区域102的第一应力层404上和第二区域202的硬掩膜层302、衬垫层211上形成第二应力层408。
其中，所述第二应力层408至少填满所述第二区域202的沟槽208。
在所述第一应力层404为压应力膜层时，所述第二应力层408为张应力膜层。具体的，该张应力膜层为张应力氧化硅层。形成该张应力氧化硅层的方法为热化学气相沉积法，例如，常压化学气相沉积法、低压化学气相沉积法等。
当所述第一应力层404为张应力膜层时，所述第二应力层408为压应力膜层。具体的，该压应力膜层为压应力氧化硅层。形成所述压应力氧化硅层的方法可以是高密度等离子体化学气相沉积法。
接着，执行平坦化工艺，去除所述第一区域102和第二区域202的硬掩膜层302表面以上的第一应力层404和第二应力层408。
然后，通过湿法刻蚀去除所述硬掩膜层302和衬垫氧化层300，并保留所述第一区域102的沟槽108中的第一应力层404和第二区域202的沟槽208中的第二应力层408，形成如图21所示的浅沟槽隔离结构。
在其它的实施例中，在执行平坦化工艺之前，可通过选择性刻蚀去除所述第一区域102的第二应力层408，并在所述第一区域102和第二区域202再次沉积第一应力层，沉积的第一应力层至少填满所述第一区域102的沟槽108，然后再执行平坦化工艺，这里不再赘述。
本实施例中，通过在第一区域102的沟槽108和第二区域202的沟槽208中分别填充不同类型应力的应力层，当在第一区域和第二区域分别用于形成不同的MOS器件时，可有目的的在沟槽中填充有助于提高该MOS器件性能的应力层，从而提高形成的器件的性能。例如，当第一区域102用于形成PMOS时，可以在所述第一区域102的沟槽108中填充压应力膜层，当第二区域202用于形成NMOS时，在所述第二区域202的沟槽208中填充张应力膜层。所述的填充的张应力膜层和压应力膜层而形成的浅沟槽隔离结构均有利于其相应区域的MOS器件的性能的提高，而又没有对其它区域的MOS器件的性能产生影响。
此外，本实施例中，改变第一应力层的厚度，以改变该第一应力层对形成的器件的导电沟道中应力的影响，从而可改变形成的器件的性能；本实施例提供了一种通过改变第一应力层的厚度来控制形成的器件的导电沟道中的应力的方法。
实施例三
请参考图9，提供半导体衬底100，半导体衬底100具有第一区域102和第二区域202，在所述第一区域102中至少具有一个沟槽108，在所述第二区域202中至少具有一个沟槽208。
其中一个实施例中，形成沟槽108和208的工艺同实施例一中形成沟槽的工艺，这里不再赘述。
接着，请参考图22，在所述第一区域102和第二区域202形成第一应力层504，其中，所述第一应力层504部分填充所述第一区域中的沟槽108。
在其中的一个实施例中，所述第一应力层504为压应力膜层，具体的，可以是压应力氧化硅层，形成所述压应力氧化硅层的方法可以是高密度等离子体化学气相沉积。
在另外的实施例中，所述第一应力层504也可以是张应力膜层，具体的，可以是张应力氧化硅层，形成该张应力氧化硅层的方法为热化学气相沉积法。
该步骤中，第一应力层504厚度较第一实施例薄。
形成所述第一应力层504后，去除所述第二区域202的第一应力层504，请参考图23。
接着，请参考图24，在所述第二区域202的沟槽208表面再次形成衬垫层211，由于在刻蚀去除所述应力层504时，干法刻蚀的等离子体以及湿法刻蚀的刻蚀溶液都会对所述沟槽208中的210造成损伤，因而需要再次形成衬垫层。
接着，在所述第一区域102的第一应力层504上和第二区域202的硬掩膜层302、衬垫层211上形成第二应力层508。
其中，所述第二应力层508部分填充所述第二区域202的沟槽208。
在所述第一应力层504为压应力膜层时，所述第二应力层508为张应力膜层。具体的，该张应力膜层为张应力氧化硅层。形成该张应力氧化硅层的方法为热化学气相沉积法。
当所述第一应力层504为张应力膜层时，所述第二应力层508为压应力膜层。具体的，该压应力膜层为压应力氧化硅层。形成所述压应力氧化硅层的方法可以是高密度等离子体化学气相沉积法。
请参考图25，去除所述第一区域102的第二应力层508。
然后，重复执行上述的在第一区域102形成第一应力层504和第二区域形成第二应力层508的步骤，直至所述第一区域102的沟槽106和第二区域202的沟槽206被填满为止。
执行平坦化工艺，去除所述第一区域102和第二区域202的硬掩膜层302表面以上的第一应力层404和第二应力层408。
然后，通过湿法刻蚀去除所述硬掩膜层302和衬垫氧化层300，并保留所述第一区域102的沟槽108中的第一应力层504和第二区域202的沟槽208中的第二应力层508，形成如图26所示的浅沟槽隔离结构。
本实施例中，通过在第一区域102的沟槽108和第二区域202的沟槽208中分别填充不同类型应力的应力层，当在第一区域和第二区域分别用于形成不同的MOS器件时，可有目的的在沟槽中填充有助于提高该MOS器件性能的应力层，从而提高形成的器件的性能。例如，当第一区域102用于形成PMOS时，可以在所述第一区域102的沟槽108中填充压应力膜层，当第二区域202用于形成NMOS时，在所述第二区域202的沟槽208中填充张应力膜层。所述的填充的张应力膜层和压应力膜层而形成的浅沟槽隔离结构均有利于其相应区域的MOS器件的性能的提高，而又没有对其它区域的MOS器件的性能产生影响。
此外，本实施例中，将第一应力层和第二应力层的填充分为多步进行，并减小每一步沉积的厚度，可保证填充沟槽的膜层的致密性，有助于提高形成的浅沟槽隔离结构的电学稳定性，提高形成的器件的性能。
本发明还提供一种浅沟槽隔离结构。图17为本发明的浅沟槽隔离结构的实施例的剖面结构示意图。
如图17所示，所述浅沟槽隔离结构包括具有第一区域102和第二区域202的半导体衬底100，在所述半导体衬底100的第一区域102至少具有一沟槽108，在所述半导体衬底100的第二区域202中至少具有一沟槽202。
其中，在所述第一区域102的沟槽108中填充有第一应力层304，该第一应力层304填满所述沟槽108；在所述第二区域202的沟槽208中填充有第二应力层308，该第二应力层308填满所述沟槽208。在所述沟槽108表面与所述第一应力层304之间还具有衬垫层110，在所述沟槽208与所述第二应力层308之间还具有衬垫层211。
所述第一应力层304是张应力膜层或压应力膜层；相应的，所述第二应力层308为压应力膜层和张应力膜层。
在其中的一个实施例中，所述第一应力层304为压应力氧化硅层，所述第二应力层308为张应力氧化硅层。
本发明的浅沟槽隔离结构中，在第一区域102的沟槽108中和第二区域202的沟槽208中具有不同的应力膜层，例如，第一区域102的沟槽108中具有第一应力层304，第二区域202的沟槽208中具有第二应力层308，当在第一区域102和第二区域202分别用于形成不同的MOS器件时，可有目的的在相应的沟槽中填充有助于提高该MOS器件性能的应力层，从而提高形成的器件的性能。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。