一种时钟单元及其实现方法.pdf

本发明公开了一种时钟单元及其实现方法，解决现有技术中采用模拟锁相环稳定性不高、采用芯片成本太大的问题，本发明公开的方法包括：采用全局工作时钟对参考时钟信号和本地时钟信号进行计数鉴相处理得到鉴相值，采用鉴相值对全局工作时钟进行分频系数调整处理，通过第一分频系数对全局工作时钟进行分频处理后得到的时钟信号进行分频处理得到本地时钟信号，正是由于采用根据鉴相值得到的分频系数对全局工作时钟进行分频处理，进而得到本地时钟信号实现锁相环跟踪同步，因此可以提高稳定性，并降低成本。

1、  一种实现时钟单元的方法，其特征在于，包括：
采用全局工作时钟对参考时钟信号和本地时钟信号进行计数鉴相处理得到鉴相值；
采用根据鉴相值得到的分频系数对全局工作时钟进行分频处理；
通过第一分频系数对全局工作时钟进行分频处理后得到的时钟信号进行分频处理得到本地时钟信号。

2、  如权利要求1所述的方法，其特征在于，在得到鉴相值步骤和对全局工作时钟进行分频处理步骤之间还包括：
根据预设定的积分系数和比例系数对鉴相值进行数字滤波；
根据数字滤波后的鉴相值得到对全局工作时钟进行分频处理的分频系数。

3、  如权利要求2所述的方法，其特征在于，采用根据鉴相值得到的分频系数对全局工作时钟进行分频处理具体为：
通过得到分频系数对全局工作时钟进行分频处理，x为鉴相值影响全局工作时钟分频后输出精度的系数，y为影响分频系数大小的系数，N为进行数字滤波处理后的鉴相值。

4、  如权利要求2所述的方法，其特征在于，通过第二固定分频系数对全局工作时钟进行分频处理后得到的时钟信号进行分频处理；
通过第三固定分频系数对给SDH业务板使用的时钟信进行分频处理；
对通过第二固定分频系数得到的时钟信号，与通过第三固定分频系数得到的时钟信号进行异或鉴相；
将异或鉴相得到的结果进行模拟锁相去抖处理，得到给SDH业务板使用的时钟信号。

5、  如权利要求4所述的方法，其特征在于，还包括：根据备用时钟信号和去抖后提供给SDH业务板使用的时钟信号控制相位调整。

6、  如权利要求5所述的方法，其特征在于，每次进行相位调整的大小为Φ＝n/8mf_ref，其中Φ为每次进行相位调整的大小，f_ref为备用时钟信号的频率，m为f_ref的倍频系数，n为调整Φ的次数。

7、  如权利要求4所述的方法，其特征在于，对鉴相值进行数字滤波后还包括：将数字滤波后的鉴相值保存在RAM中，若参考时钟信号丢失，则采用根据RAM中的鉴相值得到的分频系数对全局工作时钟进行分频处理；
通过第二固定分频系数对根据RAM中的鉴相值得到的时钟信号进行分频处理。

8、  一种时钟单元装置，其特征在于，包括：
第一鉴相器：用于采用全局工作时钟对参考时钟信号和本地时钟信号进行计数鉴相处理得到鉴相值；
数字控制振荡器：用于采用根据鉴相值得到的分频系数对全局工作时钟进行分频处理；
第一分频器：用于通过第一分频系数对全局工作时钟进行分频处理后得到的时钟信号进行分频处理得到本地时钟信号。

9、  如权利要求8所述的装置，其特征在于，还包括：
数字低通滤波器：用于根据预设定的积分系数和比例系数对鉴相值进行数字滤波；
数字控制振荡器：还用于根据数字滤波后的鉴相值得到对全局工作时钟进行分频处理的分频系数。

10、  如权利要求9所述的装置，其特征在于，数字控制振荡器：还用于通过得到分频系数对全局工作时钟进行分频处理，x为鉴相值影响全局工作时钟分频后输出精度的系数，y为影响分频系数大小的系数，N为进行数字滤波处理后的鉴相值。

11、  如权利要求9所述的装置，其特征在于，还包括：
第二分频器：用于通过第二固定分频系数对全局工作时钟进行分频处理后得到的时钟信号进行分频处理；
第三分频器：用于通过第三固定分频系数对给SDH业务板使用的时钟信进行分频处理；
第二鉴相器：用于对通过第二固定分频系数得到的时钟信号，与通过第三固定分频系数得到的时钟信号进行异或鉴相；
模拟去抖锁相环：用于将异或鉴相得到的结果进行模拟锁相去抖处理，得到给SDH业务板使用的时钟信号。

12、  如权利要求11所述的装置，其特征在于，还包括：相位调整模块：用于根据备用时钟信号和去抖后提供给SDH业务板使用的时钟信号控制相位调整。

13、  如权利要求11所述的装置，其特征在于，数字控制振荡器：还用于将数字滤波后的鉴相值保存在RAM中，若参考时钟信号丢失，则采用根据RAM中的鉴相值得到的分频系数对全局工作时钟进行分频处理；
第一分频器：还用于通过第二固定分频系数对根据RAM中的鉴相值得到的时钟信号进行分频处理。

一种时钟单元及其实现方法
技术领域
本发明属于通信技术领域，特别涉及一种基于混合自动重发请求的数据传输方法及装置。
背景技术
随着数字传输体制的发展，如SDH光传输系统、无线通信传输系统的应用也越来越广泛，并且逐渐向着高集成化、低成本的方向发展，以SDH传输系统为例，SDH设备时钟(SEC)是SDH光传输系统的重要组成部分，是SDH设备构建同步网的基础，也是同步数字体系(SDH)可靠工作的前提。SEC的核心部件由锁相环构成。通过锁相环跟踪同步定时基准，并通过锁相环的滤波特性对基准时钟在传输过程中产生的抖动和漂移进行过滤。而当基准源不可用时，则由SEC提供本地的定时基准信息，实现高质量的时钟输出。SDH光传输系统或无线通信传输系统的时钟单元，需要工作在自由振荡、跟踪、保持三种模式下，并且能够在三种模式之间进行平滑切换。且需要在三种工作模式下输出稳定的时钟，同时还要保证在三种模式切换过程中输出时钟信号的稳定。
在现有技术中采用模拟锁相环很难实现在三种模式切换过程中输出时钟信号的稳定。
发明内容
为了解决现有技术中采用模拟锁相环很难实现在自由振荡、跟踪、保持三种模式切换过程中输出时钟信号的稳定的问题，本发明实施例提供了一种实现时钟单元的方法，包括：
采用全局工作时钟对参考时钟信号和本地时钟信号进行计数鉴相处理得到鉴相值；
采用根据鉴相值得到的分频系数对全局工作时钟进行分频处理；
通过第一分频系数对全局工作时钟进行分频处理后得到的时钟信号进行分频处理得到本地时钟信号。
同时本发明实施例还提供一种实现时钟单元的装置，包括：
第一鉴相器：用于采用全局工作时钟对参考时钟信号和本地时钟信号进行计数鉴相处理得到鉴相值；
数字控制振荡器：用于采用根据鉴相值得到的分频系数对全局工作时钟进行分频处理；
第一分频器：用于通过第一分频系数对全局工作时钟进行分频处理后得到的时钟信号进行分频处理得到本地时钟信号。
由上述本发明提供的具体实施方案可以看出，正是由于采用根据鉴相值得到的分频系数对全局工作时钟进行分频处理，进而得到本地时钟信号实现锁相环跟踪同步，因此可以三种模式切换过程中输出时钟信号的稳定。
附图说明
图1为本发明提供的第一实施例时钟单元结构图；
图2为本发明提供的第一实施例方法流程图；
图3为本发明提供的第二实施例装置结构图。
具体实施方式
为了解决现有技术中采用模拟锁相环很难实现在自由振荡、跟踪、保持三种模式切换过程中输出时钟信号的稳定的问题，本发明提供的第一实施例是一种实现时钟单元的方法，本方案的核心思想就是在如图1的时钟单元中，由TCXO(温度补偿晶体)为FPGA(单片现场可编程门阵列，Field ProgrammableGate Array)提供一个稳定的全局工作时钟，FPGA实现对从光线路时钟和外时钟中选取出的参考时钟捕捉、跟踪、锁定，FPGA锁定输出到VCXO的时钟信号，经后级VCXO模拟去抖锁相环去抖后，经过时钟驱动芯片送给SDH业务板使用。对另一时钟板时钟即备用板时钟锁定主用板时钟，实现主备板时钟相位调整功能。并当参考源丢失时可以进入保持模式，FPGA内部包括：鉴相器(PD)、数字控制振荡器(NCO)、数字低通滤波器(D_LPF)，FPGA锁定输出到VCXO的时钟信号，经后级VCXO普通模拟锁相环去抖后经过时钟驱动芯片送给SDH业务板使用。
本实施例时钟单元的基本工作过程如下：
TCXO晶体产生的时钟信号通过FPGA内部倍频后得到全局工作时钟；
光线路时钟(以SDH光系统为例)或外时钟作为数字锁相环的参考时钟信号输入，通过源选择模块选择高质量的时钟作为参考源；
参考源时钟与本地时钟(NCO分频产生)由鉴相器1(PD1)采用全局工作时钟进行鉴相得到鉴相值；
将得到的鉴相值通过去抖处理(在本实施例中采用鉴相差值设置门限的方式)，然后通过数字低通滤波器(D_LPF)，送给数字振荡控制器(NCO)，NCO通过累加的方式控制其输出时钟信号频率跟踪参考时钟并最终锁定，NCO的输出时钟信号频率经过分频器1后得到本地时钟；
进行1+1保护备份时，备用板锁定主用板的时钟，并且通过FPGA内部的移相器将主备时钟的相差控制在很小的范围内；
通过RAM存储多个鉴相值来提高时钟保持模式的精度，对相位瞬间跳变有很好的抑制作用。
当然本实施例中的方法同样也适用于SDH光系统之外的时钟单元，如无线通信传输系统或卫星通信系统。
本实施例的一种实现时钟单元的方法流程如图2所示，包括：
步骤101：源选择模块从标称8KHz的光线路时钟信号和标称8KHz的外时钟信号中选择光线路时钟信号作为参考源时钟信号。
步骤102：PLL倍频模块对TCXO(温度补偿晶体)提供的12.8M的时钟信号进行8倍频处理，得到102.4MHz的全局工作时钟信号。
步骤103：第一计数鉴相器PD1采用102.4MHz的全局工作时钟对8KHz的参考源时钟信号和7.99KHz的本地时钟信号进行计数检相得到的检相值为-16。
步骤104：数字低通滤波器D_LPF根据预置的比例系数和积分系数对得到的检相值-16进行数字滤波处理。
步骤105：数字控制振荡器NCO在得到检相值为-16的全局工作时钟周期内，通过(x为鉴相值影响全局工作时钟分频后输出精度的系数，本实施例x取14，y为影响分频系数的系数，本实施例y取22，N为进行数字滤波处理后的鉴相值，本实施例为-16)对102.4MHz的全局工作时钟进行分频处理得到399.6kHz(实际值为399609.375Hz为描述方便本实施例使用399.6kHz)的时钟信号，分频器1采用固定分频系数50对399.6kHz时钟信号进行分频处理得到7.992KHz的本地时钟信号。
步骤106：分频器2采用固定分频系数5对399.6kHz的时钟信号进行分频处理得到79.92kHz的时钟信号，分频器3采用分频系数972对77.76MHz的时钟信号进行分频处理得到80KHz的时钟信号。
步骤107：异或鉴相器PD2对79.92kHz的时钟信号和80KHz的时钟信号进行异或鉴相，通过模拟去抖锁相环对异或鉴相结果进行去抖，将去抖后得到的时钟信号提供给SDH业务板使用。
步骤108：相位调整控制模块对去抖后提供给SDH业务板使用的时钟信号和77.76MHz备用时钟信号进行相位调整。
其中步骤101中，本实施例优选的方案为采用光线路时钟信号和外时钟信号做为备选的参考源时钟信号，从这2个时钟信号中选取一个做为参考源时钟信号。当然如果实际工作中只有光线路时钟信号或外时钟信号则直接作为参考源时钟信号。
其中步骤102中，本实施例优选的方案为采用TCXO提供的时钟信号进行倍频处理得到全局工作时钟信号，当然也可以采用OCXO提供的时钟信号进行倍频处理得到全局工作时钟信号。
其中步骤103中，计数鉴相器PD1采用102.4MHz的全局工作时钟对8KHz的参考源时钟信号进行计数，计数值为12800，采用102.4MHz的全局工作时钟对7.99KHz的参考源时钟信号进行计数，计数值取整为12816，检相值为12800-12816＝-16。
其中步骤104中，数字低通滤波器D_LPF除对得到的检相值-16进行数字滤波处理外，还可以将检相值-16保存在一RAM块中，当参考时钟信号丢失后，则利用RAM中的鉴相值，代入公式得到分频系数16368/4194304，利用得到的分频系数16368/4194304对102.4MHz的全局工作时钟对进行分频处理得到399.6kHz的时钟信号，这样当参考时钟信号丢失锁相环路进入保持状态后，使用RAM中的鉴相值使锁相环工作在稳定的保持模式，具体就是，在参考时钟信号恢复之前，将利用RAM中的鉴相值得到的399.6kHz的时钟信号作为步骤106中分频器2的输入，使得锁相环工作在稳定的保持模式。
数字低通滤波器D_LPF除对得到的检相值-16进行数字滤波处理，具体过程为，数字低通滤波器根据预设定的积分系数进行积分运算，根据预设定的比例系数进行乘法运算得到数字滤波后的鉴相值。
其中步骤105中，为根据N值得到的分频系数，x为影响N值对NCO输出精度的系数，本实施例x取14，y为影响分频系数的系数，本实施例y取22，当然也可以是x取15，y取23，若N还采用-16，则对102.4MHz的全局工作时钟进行分频处理得到399.8kHz(实际值为399804.6875Hz为描述方便本实施例使用399.8kHz)的时钟信号，分频器1采用固定分频系数50对399.8kHz时钟信号进行分频处理得到7.996KHz的本地时钟信号。
还以7.992KHz的本地时钟信号为例，本地时钟信号由7.99KHz变为7.992KHz后，计数鉴相器PD1采用102.4MHz的全局工作时钟对8KHz的参考源时钟信号和改变后的7.992KHz的本地时钟信号进行计数检相得到的检相值为-12，经低通滤波器D_LPF对得到的检相值-12进行数字滤波处理之后，数字控制振荡器NCO在得到检相值为-12的全局工作时钟周期内，通过对102.4MHz的全局工作时钟进行分频处理，进而由分频器1进行分频处理，得到7.994KHz的本地时钟信号，即本地时钟信号由7.992KHz变为7.994KHz。通过上述过程，NCO控制输出时钟的频率，跟踪并最终锁定参考时钟信号。
其中步骤108中，相位调整模块采用FPGA内部IP Core来实现，其相位调整公式如下：
Φ＝1/8*T_VCO＝1/8f_VCO＝n/8mf_ref
f_ref为输入参考频率。举例说明此公式的应用，例如f_ref为77.76MHz的备用时钟信号的频率，n＝1，m＝8，那么f_VCO＝622.08MHz，Φ＝1/4976.64ms，即每次可调整的相位差约为200.94ps。m为f_ref的倍频系数，n为调整Φ的次数，如上例中n＝2，则每次可调整的相差为200.94×2ps。
本实施例在采用包括TCXO和NCO的数字锁相环，锁定输出本地时钟信号，使得后级VCXO普通模拟锁相环去抖后的时钟信号经过驱动芯片送给SDH业务板使用，实现了通过数字锁相环实现时钟单元，输出时钟信号的稳定。
本发明提供的第二实施例是一种时钟单元装置，如图3所示，包括：
第一鉴相器201：用于采用全局工作时钟对参考时钟信号和本地时钟信号进行计数鉴相处理得到鉴相值；
数字控制振荡器202：用于采用根据鉴相值得到的分频系数对全局工作时钟进行分频处理；
第一分频器203：用于通过第一分频系数对全局工作时钟进行分频处理后得到的时钟信号进行分频处理得到本地时钟信号。
进一步，还包括：
数字低通滤波器204：用于根据预设定的积分系数和比例系数对鉴相值进行数字滤波；
数字控制振荡器202：还用于根据数字滤波后的鉴相值得到对全局工作时钟进行分频处理的分频系数。
进一步，数字控制振荡器202：还用于通过得到分频系数对全局工作时钟进行分频处理，x为鉴相值影响全局工作时钟分频后输出精度的系数，y为影响分频系数的系数，N为进行数字滤波处理后的鉴相值。
进一步，还包括：
第二分频器205：用于通过第二固定分频系数对全局工作时钟进行分频处理后得到的时钟信号进行分频处理；
第三分频器206：用于通过第三固定分频系数对给SDH业务板使用的时钟信进行分频处理；
第二鉴相器207：用于对通过第二固定分频系数得到的时钟信号，与通过第三固定分频系数得到的时钟信号进行异或鉴相；
模拟去抖锁相环208：用于将异或鉴相得到的结果进行模拟锁相去抖处理，得到给SDH业务板使用的时钟信号。
进一步，还包括：
相位调整模块209：用于根据备用时钟信号和去抖后提供给SDH业务板使用的时钟信号控制相位调整。
进一步，数字控制振荡器202：还用于将数字滤波后的鉴相值保存在RAM中，若参考时钟信号丢失，则采用根据RAM中的鉴相值得到的分频系数对全局工作时钟进行分频处理；
第一分频器203：还用于通过第二固定分频系数对根据RAM中的鉴相值得到的时钟信号进行分频处理。
进一步，还包括：源选择模块210：用于从光线路时钟信号和外时钟信号中选择参考源时钟信号。
进一步，还包括：PLL倍频模块211：用于对TCXO(温度补偿晶体)提供的时钟信号进行倍频处理，得到全局工作时钟信号。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。