压控振荡器电路以及包括该压控振荡器电路的半导体设备 【相关申请的交叉引用】
本申请要求2008年7月17日在韩国知识产权局提交的韩国专利申请No.10-2008-0069739的权益，其全部内容通过引用而被合并于此。
【技术领域】
本发明构思涉及一种半导体设备，更具体地涉及一种压控振荡器(VCO)电路以及包括该VCO电路的半导体设备，所述VCO电路通过对输入电压执行电平移动(level shifting)操作，即使对于低输入电压也可以产生输出频率，并且可以防止由高输入电压导致的分频器(divider)的故障。
背景技术
当使用数字时钟来发送数字信号时，必须预先精确地定义用于确定逻辑值0和1的范围，以便清楚地确定输入信号具有值0还是1。也就是说，必须清楚地确定一个时钟的起点和终点。然而，当在有线或无线环境中发送信号时，根据信号的路径而出现信号的延迟，因而信号的相位必然改变。这样，用于由接收终端区分值0和1的起点和终点可能变得不清楚。
因此，需要一种用于将接收终端接收的时钟的起点和终点与发送终端发送的时钟的起点和终点同步的电路。锁相环(PLL)电路用来匹配时钟的周期的起始(0°)和结束(360°)。不管如何输入信号，PLL电路都用来锁定该信号，好像该信号是从某个相位点输入的一样。
PLL电路也用于诸如射频(RF)电路的模拟电路以及数字电路。在模拟电路中，使用PLL电路来防止被用作源的频率振荡。VCO产生的频率主要受其环境影响。因此，在很多情况中，输出频率是轻微振荡的并且被更改为具有与输出频率的范围不同的范围的频率。
在此情况下，系统可能不正常操作。具体地，在必须精细地分割和使用频率的现代无线通信系统中，频率稳定性非常重要。
此外，PLL电路用来调谐频率。更详细地说，通过更改PLL电路的预定部分，输出频率可以改变为期望频率。
图1是PLL电路100的示意框图。图2是示出图1所示的VCO 110的输入电压Vctrl与输出频率Fout之间的相互关系的图。图3A和图3B是图示图1所示的分频器112的操作的图。
参照图1，PLL电路100包括经温度补偿的晶体振荡器(TCXO)102、相位检测器(P/D)104、电荷泵106、环路滤波器108、VCO 110以及分频器112。
TCXO 102产生参考频率fref。P/D 104将参考频率fref的相位与从分频器112输出的分频后的频率fdiv的相位进行比较，如果参考频率fref的相位领先于分频后的频率fdiv的相位则输出向上脉冲信号(up pulse signal)UP，而如果参考频率fref的相位落后于分频后的频率fdiv的相位则输出向下脉冲信号(down pulse signal)DN。电荷泵106用来将从P/D 104输出的向上脉冲信号UP或向下脉冲信号DN转换为电压电平。环路滤波器108通常具有低通滤波器(LPF)的结构，并且用来累积然后发射来自电荷泵106的电荷，并且去除包括不希望有的输出分量的噪声频率。
VCO 110输出与输入电压Vctrl相对应的输出频率Fout。例如，如果输入1.9V的电压，则可以输出790兆赫兹(MHz)的频率，如果输入2.0V的电压，则可以输出800MHz的频率，以及如果输入2.1V的电压，则可以输出810MHz的频率。也就是说，VCO 110输出与输入电压Vctrl相对应的输出频率Fout，如图2所示。
分频器112用来基于分频比来将从VCO 110输出的输出频率Fout分频，以便输出分频后的频率fdiv。如果分频比为1/M，则fdiv＝Fout/M。可以如图3A和图3B所示的那样表示分频器112的操作。更详细地说，分频器112将如图3A所示的相对高的频率转换为如图3B所示的相对低地频率。
现在将描述锁定频率的功能。
如果温度改变并且因此没有从VCO110精确地输出所述输出频率Fout，则P/D 104通过反馈而将输出频率Fout的相位与参考频率fref的相位进行比较。如果参考频率fref的相位领先于反馈的分频后的频率fdiv的相位，则P/D104输出向上脉冲信号UP，如果参考频率fref的相位落后于反馈的分频后的频率fdiv的相位，则P/D 104输出向下脉冲信号DN。在此情况中，当相位差大时，向上脉冲信号UP或向下脉冲信号DN的大小是恒定的，然而，向上脉冲信号UP或向下脉冲信号DN的宽度与相位差的大小成比例地变化。由于VCO 110的输入电压Vctrl具有预定电压电平，因此需要通过电荷泵106将从P/D 104输出的向上脉冲信号UP或向下脉冲信号DN转换为VCO 110的输入电压Vctrl。
然而，如果TCXO 102产生的参考频率fref是高频，则即使轻微的影响也可能改变输出频率Fout。因此，需要将相位差与可以被相对容易地比较的低频进行比较。也就是说，分频器112通过将输出频率Fout按照预定比率精确地降低来提供VCO110的输出频率Fout。
作为示例，如果VCO 110的输出频率Fout为800MHz并且分频器112使用1/100分频比，则8MHz的信号被输入到P/D 104。因此，可以使用8MHz的参考频率fref。由于TCXO受外部温度的影响不明显使得能够稳定地输出频率，因此TCXO 102产生参考频率fref。
PLL电路100可以使用分频器112来改变输出频率Fout。如果输入到P/D104的分频后的频率fdiv被轻微地更改，则输出频率Fout可以稳定在另一个频率上。
例如，如果使用8MHz的参考频率fref产生800MHz的输出频率Fout，则分频器112使用1/100的分频比。如果分频器112使用1/99的分频比，则分频后的频率fdiv是8.08MHz，并且P/D 104产生具有80千赫兹(kHz)的差的脉冲信号。
如果上述情况继续下去，则最终从VCO 110输出的输出频率Fout被锁定为792MHz，并且从使用1/99的分频比的分频器112输出的分频后的频率fdiv被锁定为792/99＝8MHz。
然而，如果输入电压Vctrl低于预定电压电平，则根据传统方法的VCO可能不操作。更详细地说，VCO 110不能在以下区域中操作：该区域由图2的“c”指示，并且在该区域中，输入电压Vctrl低于接收并使用输入电压Vctrl作为栅极电压的晶体管的阈值电压Vth。
此外，如图2的“a”、“b”和“c”所指示的那样，根据传统技术的VCO110产生与输入电压Vctrl成比例的输出频率Fout，而不考虑该输入电压Vctrl的电压电平，因此，可能输入大于预定电压电平的电压以至于产生过高的频率。在这种情况下，分频器112不能执行如图3A和图3B所示的正常分频操作，并且可能由于频率速度的限制而引起分频器112的故障。
【发明内容】
本发明构思提供一种压控振荡器(VCO)电路，其可以即使对于低输入电压也产生输出频率，并且可以防止由高输入电压引起的分频器的故障。
本发明构思还提供一种包括VCO电路的半导体设备，该VCO电路可以即使对于低输入电压也产生输出频率，并且可以防止由高输入电压引起的分频器的故障。
根据本发明构思的一个方面，提供了一种压控振荡器(VCO)电路，该VCO电路包括：输入电压接收器，其接收输入到该VCO电路的第一电压以便产生第一电流；电流反射镜，其复制所述第一电流以便产生第二电流；以及频率振荡器，其响应于第二电流而振荡，其中，输入电压接收器包括：电平移动器，其将第一电压的电压电平移动到第二电压的电压电平；以及第一电流产生器，其产生与第二电压相对应的所述第一电流。
所述电平移动器可以包括第一输入晶体管，该第一输入晶体管响应于第一电压而导通并且为第一类型。在此情况下，第一输入晶体管可以是P沟道金属氧化物半导体(PMOS)晶体管，第一电压通过该PMOS晶体管的栅极而施加到该PMOS晶体管。
第一电流产生器可以包括第二输入晶体管，该第二输入晶体管响应于作为第一输入晶体管的一端的电压的第二电压而导通，连接到电流反射镜，是与所述第一类型不同的第二类型，并且具有与第一输入晶体管相同的大小。在此情况下，第二输入晶体管可以是N沟道金属氧化物半导体(NMOS)晶体管，第二电压通过该NMOS晶体管的栅极而施加到该NMOS晶体管。
所述VCO电路还可以包括第二电压偏置单元，其在第二电压增大为高于参考电压电平时将第二电压偏置为低于该参考电压电平。所述频率振荡器可以包括多个反相器，其响应于第二电流而反相并且彼此串联连接。
根据本发明构思的另一方面，提供了一种压控振荡器(VCO)电路，该VCO电路包括输入电压接收器，其接收输入到VCO电路的第一电压以便产生第一电流，其中该输入电压接收器包括：第一输入晶体管，其响应于第一电压而导通，并且为第一类型；以及第二输入晶体管，其响应于作为第一输入晶体管的一端的电压的第二电压而导通，以便产生第一电流，连接到电流反射镜，是与第一类型不同的第二类型，并且具有与第一输入晶体管相同的大小。该VCO还包括：电流反射镜，其复制所述第一电流以便产生第二电流；以及频率振荡器，其响应于所述第二电流而振荡。
第一输入晶体管可以是P沟道金属氧化物半导体(PMOS)晶体管，第一电压通过该PMOS晶体管的栅极而施加到该PMOS晶体管。在此情况下，第二输入晶体管可以是N沟道金属氧化物半导体(NMOS)晶体管，第二电压通过该NMOS晶体管的栅极而施加到该NMOS晶体管。
所述VCO电路还可以包括第二电压偏置单元，其在第二电压增大为高于参考电压电平时将第二电压偏置为低于该参考电压电平。在此情况下，第二电压偏置单元可以包括晶体管，该晶体管为第一类型且与所述电流反射镜并联连接，并且所述晶体管的一端连接到第一输入晶体管的所述一端。
所述频率振荡器包括多个反相器，其响应于第二电流而反相，并且彼此串联连接。
【附图说明】
根据对如附图所示的本发明的优选实施例的更具体的描述，本发明的前述和其它特征和优点将变得清楚，在附图中，相似的参考标号在不同的视图中自始至终指代相同的部分。这些图不一定是按比例的，相反，将重点置于说明本发明的原理上。
图1是锁相环(PLL)电路的示意框图。
图2是示出图1所示的压控振荡器(VCO)的输入电压和输出频率之间的相互关系的图。
图3A和图3B是图示图1所示的分频器的操作的图。
图4是根据本发明构思的实施例的VCO电路的电路图。
图5是图示图4所示的第二电压偏置单元的功能的图。
图6是示出图4所示的VCO电路的输入电压和输出频率之间的相互关系的图。
【具体实施方式】
在下文中，将通过参照附图描述本发明构思的实施例来详细描述本发明构思。
图4是根据本发明构思的实施例的压控振荡器(VCO)电路100的电路图。图5是图示图4所示的第二电压偏置单元M5的功能的图。
参照图4，VCO电路100包括输入电压接收器120、电流反射镜(currentmirror)140和频率振荡器160。
输入电压接收器120接收输入到VCO电路100的第一电压Vctrl以便产生第一电流I1。电流反射镜140复制第一电流I1以便产生第二电流I2。频率振荡器160响应于第二电流I2而振荡。
输入电压接收器120可以包括第一输入晶体管M4和第二输入晶体管M1。在此情况下，第一输入晶体管M4的一端可以通过第一节点N1连接到第二输入晶体管M1的栅极。具体地，在图4中，第一输入晶体管M4是P沟道金属氧化物半导体(PMOS)晶体管，第二输入晶体管M1是N沟道金属氧化物半导体(NMOS)晶体管。
VCO电路100的输入电压被施加到第一输入晶体管M4的栅极。在下文中，为便于描述，将施加到第一输入晶体管M4的栅极的电压称为第一电压Vctrl，将施加到第一输入晶体管M4的所述一端的电压称为第二电压Vctrl_1。
如上所述，第二电压Vctrl_1被施加到第二输入晶体管M1的栅极，因此通过第二电压Vctrl_1来选通第二输入晶体管M1，以便产生与第二电压Vctrl_1相对应的第一电流I1。
第一输入晶体管M4的另一端连接到地电压，因此第二电压Vctrl_1可由公式1表示。
Vctrl_1＝Vctrl-Vtm4...............(1)
这里，Vtm4是第一输入晶体管M4的阈值电压。在此情况下，流过第二输入晶体管M1的第一电流I1可以由公式2表示。
I1＝β/2*(Vctrl_1-Vtm1)2
＝β/2*((Vctrl-Vtm4)-Vtm1)2
＝β/2*(Vctrl-(Vtm1+Vtm4))2...............(2)
这里，β是(1/2)*μo*Cox(W/L)并且Vtm1是第二输入晶体管M1的阈值电压。如上所述，第一输入晶体管M4是PMOS晶体管并且第二输入晶体管M1是NMOS晶体管，因此，如果两个晶体管具有相同的大小，则公式2的“Vtm1+Vtm4”具有值0。
因此，即使VCO电路100的输入电压低于第二输入晶体管M1的阈值电压Vtm1，但是第二输入晶体管M1可以产生与输入电压相对应的第二电流I2。
如上所述由第二输入晶体管M1产生的第一电流I1最终激活频率振荡器160，使得VCO电路100可以输出与作为第一电压Vctrl的输入电压相对应的输出频率Fout，现在将对其进行详细描述。
根据本发明构思的VCO电路100使用第一输入晶体管M4来移动输入电压的电压电平。因此，即使在由图2的“c”指示并且其中输入电压低于阈值电压Vth的区域中也可以产生输出频率Fout。更详细地说，根据本发明构思，通过对输入电压执行电平移动操作，可以产生关于甚至低输入电压的输出电压。
不管第一电压Vctrl的电压电平是多少，只要第二输入晶体管M1导通，就产生第一电流I1。连接到第二输入晶体管M1的一端的电流反射镜140复制该第一电流I1，从而产生具有与第一电流I1相同大小的第二电流I2。频率振荡器160通过第二电流I2来操作。
在图4中，频率振荡器160包括第一到第三反相器INT1到INT3，它们响应于第二电流I2而反相，并且彼此串联连接。例如，如果输入到第一反相器INT1的逻辑电平LOG1是逻辑高H，则将逻辑电平LOG2输入到第二反相器INT2，该逻辑电平LOG2为逻辑低L。这样，第三反相器INT3将逻辑电平LOG3反相以输出逻辑电平LOG4，所述逻辑电平LOG3为逻辑高H，所述逻辑电平LOG4为逻辑低L。第三反相器INT3输出的逻辑电平LOG4被用作输入到第一反相器INT1的逻辑电平LOG1。
也就是说，频率振荡器160响应于与作为第一电压Vctrl的输入电压相对应的第一电流I1或第二电流I2而振荡，以便产生与该输入电压相对应的输出频率Fout。
根据本发明构思的VCO电路100还可以包括第二电压偏置单元M5。如果第二电压Vctrl_1增大为高于参考电压电平，则第二电压偏置单元M5将该第二电压Vctrl_1偏置为低于该参考电压电平。在此情况下，第二电压偏置单元M5可以是PMOS晶体管，其一端连接到第一输入晶体管M4的一端，并且与电流反射镜140并联连接。在下文中，为了便于描述，将作为第二电压偏置单元M5的PMOS晶体管称为偏置晶体管M5。
现在将描述第二电压偏置单元M5的操作。
如公式2所示，第一电流I1与第一电压Vctrl或第二电压Vctrl_1成比例地增大。与增大的第一电流I1相对应，第二电流I2和流过偏置晶体管M5的电流I5也增大。
然而，如图5所示，如果第一电压Vctrl增大到高于预定电压电平Vsat，则第二电流I2和流过偏置晶体管M5的电流I5也增大，因此，第二电压Vctrl_1，即第一节点N1的电压不会进一步增大。
因此，根据本发明构思，可以将高于预定电压电平的高输入电压偏置为低于该预定电压电平，从而可以防止由高输入电压引起的分频器的故障。
图6是示出图4所示的VCO电路100的输入电压Vctrl和输出频率Fout之间的相互关系的图。
参照图6，与图2所示的相关技术不同，根据本发明构思的VCO电路100即使对于低输入电压也可以产生输出频率Fout。此外，如果输入电压Vctrl高于预定电压电平Vsat，则根据本发明构思的VCO电路100可以将该输入电压Vctrl偏置为低于参考电压电平以便防止由高输入电压引起的分频器的故障。
尽管参照本发明构思的示例实施例具体示出和描述了本发明构思，但是在这里用来描述本发明构思的术语仅仅是出于描述的目的，并且意图不是限制本发明构思的范围。
因此，本领域技术人员将理解，可以在其中做出各种形式和细节上的改变，而不背离后面的权利要求的精神和范围。