混叠频率的锁相 【技术领域】
本发明一般地涉及用于电子器件的自动测试设备，并且更具体地，涉及用于生成用于测试电子器件的周期信号的技术。
背景技术
电子器件制造商通常将自动测试设备(ATE)用于测试半导体元件和电子组件。ATE通过使产品较早地在制造过程中被测试而为制造商降低成本。在大量的其他成本发生之前，早期测试能识别和丢弃具有缺陷的单元。另外，ATE使制造商根据不同单元的性能测试水平而给它们分级。更好的性能单元可以以更高的价格被出售。
ATE的一个基本功能是生成预定频率的信号。这些信号可以包括例如，数字时钟、模拟波形和RF波形。经常地，特定的测试情况需要测试系统生成不同频率的多个信号。通常，必须准确地控制不同信号之间的频率和相位差。锁相环被普遍地用于ATE系统中，以生成具有准确控制的频率和相位的信号。
图1是示出传统锁相环(PLL)100的框图。PLL 100接收输入信号FIN，并且生成输出信号FOUT。PLL 100包括相位检测器110、环路滤波器112、和压控振荡器(VCO)114。它还包括输出分频器118和反馈分频器116。输入信号FIN可以通过诸如晶体振荡器的任何合适的源来提供。
传统PLL 100是基本按照如下操作的闭环反馈系统。相位检测器110将输入信号FIN与反馈信号FFB比较，以生成根据FIN和FFB之间的相位差而改变的误差信号。环路滤波器112对误差信号进行平滑化，并且通常用于帮助稳定反馈环。VCO 114将滤波器的输出信号转换成具有根据滤波器的输出信号而改变的频率的振荡信号FVCO。反馈分频器116(一般是计数器)将FVCO的频率除以M(整数)，以生成反馈信号FFB。在环路外，输出分频器118将FVCO的频率除以N(整数)，以生成FOUT。因为反馈倾向于将FIN和FFB之间的差驱使为零，所以将FVCO的频率驱使为等于FIN的频率×M，并且因此，倾向于将输出信号FOUT的频率驱使为等于FIN的频率×M/N的值。
传统PLL 100提供许多优点。例如，通过N和M的适当选择，输出频率FOUT可以在大范围的值中进行改变。另外，通过将环路滤波器112的带宽设置为任意小的值，一般可以减小PLL中的相位噪声。
然而，我们已经意识到在PLL 100中的某些缺点，其限制了它在许多ATE应用中的使用。诸如生成RF信号这样的高频率应用需要高频率VCO。在这些应用中的VCO的速度经常极大地超过相位检测器的速度。传统地，通过使反馈分频器116中的值M非常大来解决这个问题。
然而，使M的值变大会引起某些缺点。例如，M的值越大，PLL 100的开环增益的减小就越大。如所已知的，减小开环增益将增加环路跟踪误差。还降低了环抵抗噪声的能力。为了说明该效果，考虑反馈分频器116不仅将FVCO的频率除以M，而且还将任何变化(例如，相位噪声，或等效地，时序抖动)都除以相同的M值。因此降低了灵敏度。
分频器116还直接增加噪声。分频器通常被实现为计数器，计数器被公知为在它们的输出处产生寄生噪声。虽然该噪声可以通过环路滤波器112而被衰减，但是，在没有将环路滤波器的带宽设置为比分频器116的干扰噪声分量(offending noise components)低很多的频率的情况下，一般不能实现衰减。然而，将带宽减小到该程度具有降低PLL 100的设计速度的效果，这将不利地影响ATE系统性能和总处理能力。
期望的是在不牺牲程序化速度的情况下能够产生具有低相位噪声的高频信号地锁相电路。
【发明内容】
根据本发明，锁相电路采用采样器，用于产生混叠反馈信号，其中，使电路锁定在该混叠反馈信号上。
【附图说明】
通过参考附图可以更好地理解说明，其中
图1是能够产生宽范围的频率的传统锁相环的方框图；
图2是根据本发明的示例性实施例的锁相电路的方框图；
图3是示出在图2的电路中高于奈奎斯特速率的频率如何能与低于奈奎斯特速率的频率混叠的频率图；
图4是示出在图2的电路中高于奈奎斯特速率的频带如何能与低于奈奎斯特速率的频带混叠的频率图；
图5是锁相电路的示例性实施例的简化示意图，其中，VCO输出信号的谐波被用于提高精度；
图6是示出在图5的电路中如何产生各个谐波带的频率图，其中，一个或多个谐波带与低于奈奎斯特速率的频率混叠；
图7是示出采用数字相位检测器和数字环路滤波器的锁相电路的示例性实施例的方框图；
图8是包括根据本发明的一个或多个实施例的锁相电路的自动测试设备的简化方框图；
图9是适合与图7的锁相电路使用的数字相位检测器的方框图；以及
图10是适合与图7的锁相电路使用的另一数字相位检测器的方框图。
【具体实施方式】
图2示出了锁相电路200的示例性实施例。锁相电路200接收输入信号FIN，并且产生输出信号FOUT。锁相电路200包括采样器202、相位检测器210、环路滤波器212、和例如VCO(压控振荡器)214这样的可控振荡器。采样器202在其输入接收反馈信号FFB并且在其输出提供采样反馈信号SFFB。相位检测器210具有2个输入和1个输出。第一输入接收输入信号FIN，并且第二输入接收采样反馈信号SFFB。环路滤波器212和VCO 214都具有输入和输出。
电路200还包括电路通道220，其从VCO 214的输出耦合到采样器202的输入，以提供反馈信号FFB。带通滤波器230a-230n被优选地设置在电路通道220中。这些带通滤波器优选地可经由开关240a-240n而独立地切换。每一滤波器优选地具有不同的中心频率。
在操作期间，使采样器202以采样率FS对反馈信号FFB进行采样。相位检测器210接收采样反馈信号SFFB，并且输出误差信号Φ-Err。误差信号根据SFFB和FIN之间的差改变。环路滤波器212对误差信号进行滤波，并且帮助稳定环路。VCO 214将滤波后的误差信号转换为振荡波形FVCO。FVCO的频率根据滤波后的误差信号的电平而改变。
带通滤波器230a-230n的之一被选择用于从FVCO中过滤噪声。选择的滤波器优选地是具有与FVCO的期望频率最接近的中心频率的滤波器。通过闭合其相关的开关(240a-240n的之一)并且断开其他的开关来选择所期望的滤波器。
当FVCO的频率小于采样器的奈奎斯特速率(FS/2)时，电路200以正常的方式进行动作。然而，当FVCO的频率大于奈奎斯特速率时，出现明显的差异。
如所已知的，当以速率FS进行采样的信号包括大于FS/2的频率分量时，称为“混叠”的现象出现在离散时间系统中。混叠引起带外频率，例如，在奈奎斯特速率以上的频率作为映像出现在系统的带宽中。这些映像通常被认为是误差。然而，我们已经认识到，这些混叠映像可以被用于改善性能。
图3示出了以速率FS采样的离散时间系统的频率图。水平线代表频率，而零频率(DC)在左侧并且随着向右侧延伸而增加频率。频率用奈奎斯特速率FS/2的倍数表示。如所示，在奈奎斯特速率以上的频率在系统带宽内(即，在奈奎斯特速率以下)产生混叠映像。具体地，比奈奎斯特速率的任何倍数大增量δ的任何分量在系统带宽内以频率δ产生混叠映像。
在图2的锁相电路中，混叠映像的生成具有重要的结果。当FVCO的频率超过FS/2时，该频率的混叠映像出现在采样器的带宽内，并且电路被锁定在该映像上。这意味着，锁相电路200可以在大增益下操作，而不需要在其反馈通道中的分频器。可以使电路200产生任意高的频率，而仅由其模拟特性限制。
如果VCO 214在太大的频率范围内操作，则可能出现输出频率不定性。例如，如果输出范围(最大频率减去最小频率)超过FS/2，则锁相电路可以在两个或更多个不同的VCO频率处满足其反馈条件。优选地，通过将带通滤波器230a-230n的每一个的带宽限制为小于FS/2而被避免该条件。可选地，通过选择具有小于FS/2的输出范围的VCO214而避免该条件。
通过使用在锁相电路200中的混叠映像，可以产生重要的性能优点。这些优点能通过参考图4而得到最好地理解。
图4是示出在频带上混叠的效果的频率图。如所示，在奈奎斯特速率以上的频带或频率范围410被混叠以在系统带宽内创建镜像412。重要地，带410和412的宽度相同。如果带410是1KHz宽，那么带412将会是1KHz宽。如果假设带410代表由VCO 214生成的频率，则带410的宽度可以被认为是FVCO中的相位噪声(或者等效地，时序抖动)。在图1的传统锁相环路中，反馈分频器将减小带410的宽度，有效地减小环路增益和灵敏度。然而，在图2的锁相电路中，环路增益和灵敏度被保持。在FVCO附近的相位噪声被混叠回到系统的带宽中，而没有压缩或衰减。
混叠信号的使用因此使锁相电路200在高增益(FOUT远大于FIN)下操作，而不需要反馈分频器。它还使开环增益高，并且因此使精度保持高。因为不需要反馈分频器，所以避免了通常由这些器件引入的杂刺(noise spurs)。因此，还避免了需要减慢环滤波器并且避免由此要忍受的设计速度的减小。
图5示出了锁相电路的另一示例性实施例。锁相电路500包括采样器502、相位检测器510、环路滤波器512、例如VCO 514这样的可控振荡器、和带通滤波器组530。这些与图2的采样器202、相位检测器210、环路滤波器212、VCO 214、和带通组相似。然而，电路500还包括谐波生成器540。
谐波生成器540接收FVCO的过滤形式，并且生成该信号的一个谐波或更多谐波。这些谐波或泛音具有是FVCO的频率，即，基频的整数倍的频率。
第二带通组550最佳地被耦合到谐波生成器540的输出。第二带通组550可以被用于选择将要传送给采样器502的一个或多个具体频率。然而，特定谐波的选择不是必要的。
谐波生成器540有效地使反馈到采样器502的噪声带的宽度增加。因此进一步增加了锁相电路500的开环增益和灵敏度。
图6是示出通过其使得相位噪声增加的机制的频率图。如所示，FVCO和其谐波在系统的带宽内创建混叠映像。重要地，在FVCO的每一谐波附近的相位噪声的带宽可以被视为与谐波的阶数成比例地改变。例如，在3FVCO附近的噪声的带是FVCO附近的带的3倍宽。这些带的每一个都被混叠回到系统的带宽中。缺少带通组550，则这些混叠的带都同时出现在采样器502的输入处。
锁相电路200/500的元件可以以多种方式来实现。相位检测器210/510可以是模拟相位检测器或数字相位检测器。相似地，环路滤波器212/512可以是模拟环路滤波器或数字环路滤波器。模拟和数字相位检测器以及环路滤波器在现有技术中都是公知的。
如果使用模拟相位检测器，则采样器202/502被实现为模拟采样电路，例如采样保持电路或跟踪保持电路。这些器件都是公知的并且是现成的、非定制的。在该布置中，输入信号FIN优选地是模拟信号，例如晶体振荡器的输出。
如果使用数字相位检测器，则采样器202/502优选地包括耦合到模拟-数字转换器(ADC)(上述)的模拟采样电路。这些模拟采样电路和ADC都以FS为时钟。优选地，使用采样ADC，即，在单个器件封装中包括模拟采样电路和ADC。因此以速率FS将数字值提供给相位检测器。在该布置中，FIN优选地是数字信号。
VCO 214/514优选地是传统的类型。VCO是公知的并且是商业上可获得的、非定制的。
谐波生成器540优选地被实现为非线性模拟电路，例如削波电路或商业上可获得的RF梳形信号生成器。如已知的，削波电路使正弦波的正负峰值平坦化，因此引入了正弦波的基频的谐波。可选地，谐波生成器540可装配有放大器，用于放大低幅度谐波。
图7示出具有特定的元件布置的锁相电路700的主要数字实施例。电路包括数字相位检测器710和采样ADC 712。
数字相位检测器710接收输入数据，即，表示基准频率和基准相位的FREF和数字相位检测器710将这些基准频率和基准相位与来自采样ADC 712的采样反馈信号比较，以产生数字相位误差。数字环路滤波器714对数字相位误差进行滤波，并且数字-模拟转换器(DAC)将滤波后的相位误差转换成模拟信号。模拟滤波器平滑DAC716的输出，并且VCO 720将平滑后的DAC输出转换成振荡信号。第一带通滤波器组722、谐波生成器730、和可选的第二带通组740与上述图5的第一带通组530、谐波生成器540、和可选的第二带通组550相关地进行操作。
数字环路滤波器714在电路700中提供特定的优点。如果诸如ADC712或DAC 716的任何电路元件被发现反复地生成已知频率的噪声，或者，如果某些已知频率的噪声被从电路周围输入到电路中，则数字环路滤波器714能够被设计为在每一干扰噪声频率处具有低增益，或“零”增益。按照这种方式设计环路滤波器714减小了输出信号FOUT中的噪声，并且有助于电路的整体精度。
图9示出了特别适于锁相电路700的数字相位检测器的示例。如在图9中所示，数字相位检测器的第一输入被耦合到数字振荡器914，并且数字相位检测器的第二输入被耦合到下转换器910。基于输入数据(FREF、)，数字振荡器914合成具有频率FOSC和相位的数字基准信号。FOSC优选地等于FREF，并且优选地等于
数字基准信号优选地是正交基准信号，即，其以代表相差90度的相位差的两个正弦波的两部分来提供。传统地，正交基准信号的第一部分被指定为余弦而第二部分被指定为正弦。因此，正交基准信号的第一部分具有的形式，而第二部分具有的形式。
正交基准信号被提供给下转换器910，于是，它与反馈信号混合。将数字相位检测器从锁相电路700中取出，则可以更加一般地认为反馈信号是具有的形式的经采样的周期信号。
下转换器910响应于经采样的周期信号和正交基准信号而产生差值信号。差值信号优选地是具有两部分的正交信号：一部分基本上具有的形式，而另外一部分基本上具有的形式。因此，正交差值信号的频率等于输入和振荡器频率之间的差FIN-FOSC，并且正交差值信号的相位等于输入和振荡器相位之间的差
正交差值信号被提供给相位提取器916。相位提取器916生成由正交差值信号代表的累积相位差。在优选实施例中，相位提取器916执行ATAN2函数。如已知的，ATAN2生成两输入的商的一个4象限的反正切。其中，ATAN2的两输入是相同角度θ的正弦和余弦，简单地，ATAN2[sin(θ)，cos(θ)]为角度θ。因此，正交差值信号的两部分的ATAN2的值估计为该值对应于数字振荡器914的输出和经采样的周期信号之间的累积相位差。如果FIN、FOSC、和是恒定的，则通过累积相位差描述的值采用在时间上为直线的形式。
在锁相电路700中，由相位提取器916产生的累积相位差提供了数字相位误差。可选地，相位可以经由加法器920被增加到累积相位差或从累积相位差中减去，以调整传递到锁相电路700的其他元件的相位差。经由加法器920来增加或减去相位具有将合成器的输出信号FOUT的相位偏移的效果。
为了适当地执行图9的数字相位检测器，数字振荡器914应该能够生成具有精度的正交基准信号。例如，FOSC应该基本上等于由FREF确定的频率(通常地，FOSC和FREF相等)，并且必须基本上等于由确定的频率(通常地，和相等)。该对数字振荡器914有重要的要求，要求其即时地以必要的采样率产生正交基准信号的准确值。
如果FOSC和FS相关，使得K/FOSC＝L/FS，其中K和L都是整数，则该要求能够相对容易地被实现。在该情形中，数字振荡器914能够采用用于生成正交基准信号的查询表。查询表将正交基准信号的预先存储值与采样时钟的连续周期相关联。数字振荡器因此能够通过循环查找(cycling through)在查询表中存储的值而生成正交基准信号。
然而，如果K/FOSC不等于L/FS，则情形变得更加复杂。在该情形下，因为通过查询表进行的适合于一次迭代的值变得不适合于其他的迭代，所以不能使用简单的查询表。需要不同的解决方案。一个解决方案是提供数字振荡器914，该数字振荡器914具有用于即时快速地计算正交基准信号的值的计算机。然而，该解决方案是复杂的。
另一解决方案被示出在图10中，这示出了合适的数字相位检测器710的另一示例。图10的下转换器1010、相位提取器1016、和加法器1020基本上与图9的下转换器910、相位提取器916、和加法器920相同。然而，图10还包括计算单元1012、累加器1018、和第二加法器1022。
计算单元1012将输入数据(FREF、)分成两部分，主要部分和次要部分。主要部分(FOSC、)代表数字振荡器1014例如通过利用查询表能够容易地生成的基准信号(FREF、)的近似值。次要部分()代表剩余的相位值，即，上述近似值中的误差。主要部分优选地满足要求K/FOSC＝L/FS。如果FOSC不等于FREF，则依照惯例，优选地选择K和L，使得FOSC稍微大于FREF。因此，次要部分代表FOSC和FREF之间的相位差，其随着每一周期FS而增长。
累加器1018在每一FS的周期都累加(即，增加到自身上)的值。当随着时间观察时，由累加器1018保持的值因此形成直线的形式。
相位提取器1016的输出不考虑输入数据的次要部分。加法器1022通过从相位提取器1016的输出减去累加器1018的输出而校正该输出。加法器1022的输出因此考虑了输入数据的主要部分和次要部分，并且产生经采样的周期信号和基准(即，FREF、)之间的相位误差的准确表示。
图9和图10的数字相位检测器的某些元件，例如ATAN2函数元件和累加器1020，具有商业上可获得的逻辑定义(logic definition)。这些定义可以被购买、下载、和包含在FPGA或ASIC中，而几乎不需要原创的设计工作。
基准数据(FREF、)优选地是可变的。当图9和图10的数字相位检测器被用在合成器中时，基准数据优选地是可设计用于建立不同的输出频率。每次基准数据的新值被设计时都优选地更新整数K和L的值。为了最小化剩余值的大小，K优选地尽可能地大。K和L可以基于期望的输出频率和采样率而人工计算，或通过软件、固件、或硬件来生成。
虽然图9和图10的数字相位检测器不是必须的，但它们在锁相电路700中提供很多优点。例如，相位误差以高频率更新，例如每一采样时钟周期一次。另外，相位误差被提供有极高的分辨率。因为相位剩余值独立于基准频率的主要部分来管理，所以大数量比特的数值精度可以被应用到此外，通过增加存储在查询表中的FOSC的周期数(即，K的值)，对整体相位误差的影响可以极小，其中，所述查询表被用来实现数字振荡器1014。
图8示出在图2、5、和7中所示的类型的锁相电路的应用。如在图8中所示，自动测试系统812由用于测试UUT(被测部件)840的主机810来控制。UUT可以是任何类型的待测试的器件或组件。自动测试系统812包括诸如模拟仪器820、数字转换器822、和任意波形生成器(AWG)824这样的仪器。自动测试系统812还包括一般地被示为数字引脚826、828、和830的多个数字电子通道。数字电子通道被布置以用于发出数字信号和感测数字信号。
显著地，自动测试系统812包括多个锁相电路816a-g。这些锁相电路是和在图2、5、和7中所示的类型相同的锁相电路。锁相电路816a-g每个都从系统时钟814接收时钟信号FS。它们每一个都还从用于确定期望的输出频率和相位的主机810接收各自的输入信号(或数据)。响应于时钟和对应的输入，锁相电路816a-g每个都生成相应的周期输出信号。输出信号被提供给仪器820、822、和824，它们可以使用频率基准或时钟以便于它们的正常操作。输出信号也提供时钟，用于控制数字引脚826、828、和830。它们可以进一步地被用于为模式生成器818提供频率基准。模式生成器818联合锁相电路进行操作，用于使数字引脚通过特定的格式以及以精确控制的时间间隔来发出和/或感测数字信号。
已经描述了本发明的具体实施例，可以做出多种可选实施例或变化。例如，虽然所描述和示出的锁相电路优选地包括耦合到VCO的输出的带通滤波器组(230、530、和722)，但是这些滤波器不是严格需要的。另外，虽然带通滤波器被优选地实现为在采样器(202、502)或采样ADC(712)之前的模拟滤波器，但是它们可选地可以被实现为数字滤波器，其被设置在采样器或采样ADC的输出处。
公开的锁相电路的特别优点在于，它们提供了闭环频率增益，而在其反馈通道中不需要分频器(例如，计数器)。然而，这不应该意味着反馈分频器是禁止的。可以出现某些情形，其中，在公开的电路中反馈分频器被视为期望的。假设在VCO和采样器之间的电路通道的整体频率增益(输出频率除以输入频率)大于FS/2FMIN，其中FMIN表示由VCO提供的最低频率，那么，即使具有反馈分频器，混叠也将会出现。
采样器(202、502)或采样ADC(712)按其操作的采样率FS优选地是固定的。然而，这不是必要的。它也可以是可变的。根据一个变化，FS可以从VCO的输出导出。
如已知和公开的，使VCO以高于奈奎斯特速率(FS/2)的频率操作；然而，这也不是必要的。如果谐波生成器(540、730)产生奈奎斯特速率以上的谐波，则通过在奈奎斯特速率以下的VCO频率会出现混叠。
因此，本领域技术人员将理解，在不脱离本发明的范围的情况下，可以对公开的实施例做出形式和细节上的各种改变。