半导体器件 本申请以日本专利申请NO.2008-296042和日本专利申请NO.2009-185303为基础，其内容通过引用并入这里。
【技术领域】
本发明涉及一种半导体器件。
背景技术
在电子工业中集成电路领域的制造技术中对于更高的集成和速度的要求日益增长。另外，随着根据集成的改进电路尺寸增加，设计的困难的程度也在增加。
被称为复合电路的其中逻辑电路和存储器电路被安装在同一半导体衬底的上方的集成电路，具有下述特点，即逻辑电路和存储器电路存在于同一衬底的上方。因此，不仅仅由于短距离中的布局是可能的所以改进了集成效率，而且由于电路之间的布线是短的所以增加了操作速度。
然而，当具有电容元件的存储器电路和逻辑电路被安装在同一半导体衬底的上方时，通常需要使用下述结构，即当形成逻辑电路时不使用该结构，以便于形成被提供在存储器电路中并且被用于存储数据的电容元件。例如，在沟道型电容元件的情况下，已经报导了在半导体衬底中形成具有几个微米或者更多的深度的深沟槽以及在沟槽中形成电容元件的技术。然而，不仅沟道开口尺寸随着元件的小型化而减少，而且为了确保电容深度也稳定地增加。结果，制造工艺中的困难的程度正在极度增加。
另一方面，也在堆叠的电容元件的情况下，为了实现所需要的电容为堆叠的结构采用翼型或者圆柱型。在其中电容元件被形成在位线的上方的所谓的COB结构(位线结构上方的电容器)中，为了确保电容元件的电容必须增加电容器的高度。
当前，存在各种关于半导体器件的建议，其中被提供在电容元件的下电容器布线和上电容器布线之间的布线层是单层(例如，请参见日本未经审查的专利申请NO.2000-003960和2005-101647)。
通过使用堆叠的结构确保电容元件的高度增加了下电容器部分的布线和上电容器部分的布线之间的距离。
因此，由于在逻辑电路部分中增加了从第一布线层到扩散层的接触高度，所以在制造工艺中增加了困难的级别。
另外，由于其中形成电容元件的层的电阻增加，即，由于寄生电阻也增加，所以在性能方面减少了操作速度。
此外，当在如上所述存储器电路和逻辑电路被形成在同一半导体衬底的上方的情况下设计逻辑电路时，需要在考虑电容元件的形成的情况下进行其中考虑了寄生电阻等等的设计。这意味着在设计相同的逻辑电路的情况下，需要根据电容元件是否存在于同一半导体衬底的上方，尤其根据它的寄生电容或布线电阻的差异，改变设计参数。因此，不管电路完全相同，仅因为逻辑电路与电容元件同时形成，所以应再次执行设计工作。在某些情况下，由于与电容元件一起提供导致会减少操作余裕或者电路的操作速度，并且结果，电路最后可能不工作。
作为用于减少逻辑电路部分的接触高度的建议的示例，可以首先提及日本未经审查的专利公开NO.2007-201101。日本未经审查的专利公开NO.2007-201101公布了，利用被形成在与在逻辑电路部分中存在的布线一样的高度的上电容器布线相互连接电容元件地上电极既不需要用于形成被称为用于上电极之间的连接的板线的布线的专用的工艺也不需要用于形成该布线的专用的设施，并且能够确保电容元件的上和下层的厚度并且能够减少逻辑电路部分的接触(逻辑接触)的情况(aspect)。
关于在日本未经审查的专利申请NO.2007-201101中公布的建议，可以减少接触高度，但是在逻辑电路部分的接触高度中的减少等于布线高度的一层，这是限制性的。为了在此结构中增加电容元件的电容，需要增加电容元件的高度。然而，在这样的情况下，随着电容高度的增加逻辑接触高度也增加。结果，不仅接触制造中的困难的级别增加，而且逻辑接触的电阻增加。此外，尽管作为逻辑电路部分的多层布线材料，包含铜作为主要成分的铜布线材料是优选的，但是除了铜布线材料之外的布线，即，具有高电阻的钨(W)布线被使用。另外，由于电容元件的存在，导致其中存在电容元件的布线层的结构不同于通常逻辑电路的布线结构。即，在其中存在电容元件的层中，逻辑接触高度大并且电阻也高。结果，需要专用的设计参数，其不与用于其中所有的布线层由低电阻铜材料形成的通常逻辑电路的设计的参数兼容。
在日本未经审查的专利公开NO.2004-342787中公布的建议中，在电容元件的中间部分中形成第一层布线以便于减少接触高度。在这样的情况下，与日本未经审查的专利公开NO.2007-201101类似地，可以减少逻辑电路部分的接触高度。然而，即使使用在日本未经审查的专利公开NO.2004-342787中公布的方法，因为逻辑电路部分的结构取决于电容元件的结构，所以逻辑电路部分的结构变成不同于其中没有提供电容元件的结构的结构。
因此，即使使用在日本未经审查的专利公开NO.2004-342787中公布的结构，当逻辑电路被与存储器电路一起提供时需要使用专用的值作为逻辑电路的设计参数。此外，也在日本未经审查的专利公开NO.2004-342787中公布的方法中，与在日本未经审查的专利申请NO.2007-201101中公布的方法类似地，需要通过增加层间绝缘层的厚度以确保电容元件的电容来形成高电容器。另外，由于不是所有位于存储器电路侧的布线是铜布线，所以位于逻辑电路侧的所有的多层布线不能是铜布线。在这样的情况下，与日本未经审查的专利公开NO.2007-201101类似地，当形成接触时的困难的级别增加或者接触电阻增加。此外，在最新的逻辑电路的多层布线中，至少为位于下层中的窄节距的局部布线引入诸如SiOCH层的低介电常数层间绝缘层。例如，由于低介电常数层间绝缘层(低K层)具有热阻方面的限制，所以不能在高生长温度的情况下应用使用CVD-W的W布线。为此，低K/Cu布线不能被形成在位于逻辑电路侧的多层布线的所有层中。结果，需要专用的设计参数，其不与用于其中所有的布线层被形成在低k-Cu结构中的通常的逻辑电路的设计的参数兼容。
此外，在日本未经审查的专利公开NO.2004-342787中公布的第一或者第三实施例中，示出下述结构，其中二氧化硅层的绝缘层被形成在上电极或者上层布线的铜层的正上方。二氧化硅层不具有对铜层的扩散抵抗性。因此，在日本未经审查的专利公开NO.2004-342787中公布的结构中，铜(Cu)被扩散到绝缘层中并且这使得绝缘层的可靠性被劣化。
此外，主要通过原料气体的氧化形成二氧化硅层。因此，当在其中布线表面的Cu被露出的状态下形成二氧化硅层时，关注的是，由Cu的氧化引起的布线电阻的增加，在形成的二氧化硅层的情况下的附着性的减少，由于上述这些发生的可靠性的下降等等。如上所述，在日本未经审查的专利公开NO.2004-342787中公布的方法中，存在下述优点，即不需要提供蚀刻停止层，但是相反地，这被认为存在着下述缺点，即在日本未经审查的专利公开NO.2004-342787中公布的结构中的可靠性劣化。
到目前为止描述的那些可以如图33A和图33B所示。如由日本未经审查的专利公开NO.2004-342787所示，在现有技术中，存储器电路部分101具有下述结构(添加(add-on)结构)，其中多层布线部分103被提供在电容元件90的上方。因此，在逻辑电路部分102中，需要用于根据电容元件90的高度提升多层布线部分103的布线部分(提升布线部分104)，以便于确保电容。结果，已经存在多层布线结构变厚的问题。
【发明内容】
在一个实施例中，提供了一种半导体器件，其包括：半导体衬底；多层布线结构，该多层布线结构被形成在半导体衬底的上方并且其中层压每个都通过布线和绝缘层形成的多个布线层；以及电容元件，该电容元件具有被掩埋在多层布线结构中的下电极、电容器绝缘层、以及上电极，其中布线层中的至少两个或者更多被提供在被连接至下电极的下电容器布线与被连接至上电极的上电容器布线之间。
由于其中电容元件被掩埋在多层布线结构中并且至少两个或更多的布线层被提供在电容器元件的下和上电容器布线之间，因此能够在确保电容元件的电容的同时抑制多层布线结构的厚度中的增加。
【附图说明】
结合附图，根据某些优选实施例的以下描述，本发明的以上和其它方面、优点和特征将更加明显，其中：
图1A至图1C是示出根据本发明的第一实施例的半导体器件的截面图；
图2A和图2B是示出本发明的第一实施例的示例中的半导体器件的制造过程的截面图；
图3A和图3B是示出本发明的第一实施例的示例中的半导体器件的制造过程的截面图；
图4A和图4B是示出本发明的第一实施例的示例中的半导体器件的制造过程的截面图；
图5A和图5B是示出本发明的第一实施例的示例中的半导体器件的制造过程的截面图；
图6A和图6B是示出本发明的第一实施例的示例中的半导体器件的制造过程的截面图；
图7A和图7B是示出本发明的第一实施例的示例中的半导体器件的制造过程的截面图；
图8A和图8B是示出本发明的第一实施例的示例中的半导体器件的制造过程的截面图；
图9A和图9B是示出本发明的第一实施例的示例中的半导体器件的制造过程的截面图；
图10A和图10B是示出本发明的第一实施例的示例中的半导体器件的制造过程的截面图；
图11A和图11B是示出本发明的第一实施例的示例中的半导体器件的制造过程的截面图；
图12A和图12B是示出本发明的第一实施例的示例中的半导体器件的制造过程的截面图；
图13A至图13C是示出本发明的第一实施例的示例中的半导体器件的截面图；
图14A至图14C是示出本发明的第一实施例的示例中的半导体器件的截面图；
图15A至图15C是示出本发明的第二实施例的示例中的半导体器件的截面图；
图16A至图16C是示出本发明的第三实施例的示例中的半导体器件的截面图；
图17A和图17B是示出本发明的第三实施例的示例中的半导体器件的制造过程的截面图；
图18A和图18B是示出本发明的第三实施例的示例中的半导体器件的制造过程的截面图；
图19A和图19B是示出本发明的第三实施例的示例中的半导体器件的制造过程的截面图；
图20A和图20B是示出本发明的第三实施例的示例中的半导体器件的制造过程的截面图；
图21A和图21B是示出本发明的第三实施例的示例中的半导体器件的制造过程的截面图；
图22A和图22B是示出本发明的第三实施例的示例中的半导体器件的制造过程的截面图；
图23A和图23B是示出本发明的第三实施例的示例中的半导体器件的制造过程的截面图；
图24A和图24B是示出本发明的第三实施例的示例中的半导体器件的制造过程的截面图；
图25A和图25B是示出本发明的第三实施例的示例中的半导体器件的制造过程的截面图；
图26A至图26C是示出本发明的第三实施例的示例中的半导体器件的截面图；
图27A至图27C是示出本发明的第四实施例的示例中的半导体器件的截面图；
图28A至图28C是示出本发明的第五实施例的示例中的半导体器件的截面图；
图29A至图29C是示出本发明的第六实施例的示例中的半导体器件的截面图；
图30A至图30C是示出本发明的第七实施例的示例中的半导体器件的截面图；
图31A和图31B是示出本发明的第七实施例的示例中的半导体器件的截面图；
图32A和图32B是示出本发明的第七实施例的示例中的半导体器件的截面图；
图33A至图33D是用于比较现有技术中的半导体器件与本发明的示例中的半导体器件的截面图；
图34A至图34C是示出本发明的第八实施例的示例中的半导体器件的截面图；
图35A和图35B是示出本发明的第八实施例的示例中的半导体器件的截面图；
图36A和图36B是示出本发明的第九实施例的示例中的半导体器件的截面图；
图37是示出图2A中所示的本发明的第一实施例的示例中的半导体器件的制造过程的平面布局图；
图38是示出图3A中所示的本发明的第一实施例的示例中的半导体器件的制造过程的平面布局图；
图39是示出图5A中所示的本发明的第一实施例的示例中的半导体器件的制造过程的平面布局图；
图40是示出图6A中所示的本发明的第一实施例的示例中的半导体器件的制造过程的平面布局图；
图41是示出图9A中所示的本发明的第一实施例的示例中的半导体器件的制造过程的平面布局图；
图42A和图42B是示出本发明的第一实施例的示例中的半导体器件的制造过程的截面图；
图43是示出图42A中所示的本发明的第一实施例的示例中的半导体器件的制造过程的平面布局图；
图44是示出本发明的第十实施例的示例中的半导体器件的布局的平面图；
图45是示出本发明的第十实施例的示例中的半导体器件的布局的平面图；
图46是示出本发明的第十实施例的示例中的半导体器件的布局的平面图；
图47是示出本发明的第十实施例的示例中的半导体器件的布局的平面图；以及
图48是示出本发明的第十一实施例的示例中的半导体器件的布局的平面图。
【具体实施方式】
现在在此将参考示例性实施例来描述本发明。本领域的技术人员将会理解能够使用本发明的教导完成许多可替选的实施例并且本发明不限于为解释性目的而示出的实施例。
在详细地描述本发明的实施例之前，将会描述实施例的术语的定义。
例如，绝缘层是用于通过绝缘将布线材料彼此分隔的层(层间绝缘层)。低介电常数绝缘层指下述材料，其相对介电常数低于二氧化硅层的相对介电常数(4.5的相对介电常数)以便于减少用于半导体元件之间的连接的多层布线之间的电容。特别地，多孔绝缘层的示例包括多孔二氧化硅材料，该多孔硅材料通过使二氧化硅层多孔化而具有低的相对介电常数；含氢硅酸盐类(HSQ)层；以及材料，该材料通过使SiOCH或者SiOC(例如，Black DiamondTM或者AuroraTM)多孔化而具有低的相对介电常数。作为此绝缘层，还能够使用通过使上述层具有更低的介电常数而获得的层。
在实施例中，金属布线材料和接触塞材料主要具有Cu作为主要成分。为了提高金属布线材料的可靠性，除了Cu之外的金属元素也可以被包括在由Cu形成的组件中，或者除了Cu之外的金属元素可以被形成在Cu的上表面、侧表面等等处。此外，在某些实施例中，连接第一层布线与形成在硅衬底的上方的MOSFET的接触插塞材料主要具有钨(W)作为主要成分。在这样的情况下，通过绝缘分离第一层布线与被形成在硅衬底的上方的MOSFET的前金属绝缘层(PMD)是在耐热性优秀的二氧化硅层。
阻挡金属层是下述导电层，其用作针对铜的扩散的阻挡物并且覆盖布线的侧表面和底表面以便于防止形成布线或者接触塞的金属元素扩散到层间绝缘层或者下层。例如，当布线由具有Cu作为主要成分的金属元素形成时，使用高熔点金属，诸如钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钨碳氮(WCN)、以及钌(Ru)、它们的氮化物，或者其层压层。另外，金属层还被用作使用钨作为主要成分的接触插塞的阻挡金属。
大马士革布线是通过将金属布线材料掩埋在事先形成的层间绝缘层的沟槽中并且然后通过例如CMP移除没有位于沟槽中的多余的金属而形成的掩埋的布线。当大马士革布线由Cu形成时，通常使用布线结构，其中由阻挡金属覆盖Cu布线的外周边和侧表面并且由具有铜扩散抵抗性(Cu阻挡性质)的绝缘阻挡层(也被称为盖层(cap layer))覆盖Cu布线的上表面。
化学机械抛光(CMP)方法是一种通过使晶圆表面接触旋转抛光垫同时将抛光液灌注到晶圆表面来抛光晶圆表面从而使在形成多层布线的工艺中发生的晶圆表面的不平坦平坦化的技术。特别地，大马士革方法被用于通过将金属掩埋在布线沟槽或者通孔中并且然后移除多余的金属部分来获得平坦的布线表面。
半导体衬底是形成有半导体器件的衬底。半导体衬底的示例不仅包括单晶硅衬底而且包括绝缘体上硅(SOI)衬底以及用于制造薄膜晶体管(TFT)和液晶的衬底。
硬质掩膜是下述绝缘层，当由于由层间绝缘层的介电常数的减少引起的加工抵抗性的下降或者机械强度的下降导致很难直接执行等离子体蚀刻或者CMP时，该绝缘层被层压在层间绝缘层的上方以对其进行保护。
例如，等离子体CVD方法是一种连续地将气态材料供给到减压的反应室中、通过等离子体能量激发分子、并且通过气体发硬或者衬底表面反应在衬底的上方形成连续层的技术。
PVD方法的示例不仅包括通常的溅射方法而且包括用于掩膜特性的提高、层的质量的提高、或者晶圆表面中的层厚度的均匀性的提供的高指向性溅射方法，诸如长且慢的溅射方法、校准溅射方法以及离子化溅射方法。当溅射合金时，在金属靶内在固溶性极限之下事先包含除了主要成分之外的金属，从而形成的金属层能够被用作合金层。在本发明中，PVD方法可以主要当在形成大马士革Cu中形成Cu种子层或者当形成阻挡金属层时使用。
(第一实施例)
在下文中，将会参考附图描述本发明的第一实施例。在第一实施例中，相同的名称表示相同的组件，并且将不会重复详细的描述。
根据第一实施例的半导体器件包括：半导体衬底(硅衬底5)；多层布线结构，该多层布线结构被形成在硅衬底5的上方并且其中层压由布线(第三层布线35、第四层布线45、第五层布线55、以及第六层布线65)和绝缘层(第三层的层间绝缘层31、第四层的层间绝缘层41、第五层的层间绝缘层51、以及第六层的层间绝缘层61)形成的多个布线层(第三层布线35和第三层的层间绝缘层31、第四层布线45和第四层的层间绝缘层41、第五层布线55和第五层的层间绝缘层51、以及第六层布线65和第六层的层间绝缘层61)；以及电容元件90，该电容元件90被掩埋在多层布线结构中并且由下电极(下电极层91)、电容器绝缘层(电容器绝缘层92)、以及上电极(上电极层93)形成。另外，根据第一实施例的半导体器件的特点在于，布线层(第三层布线35和第三层的层间绝缘层31、第四层布线45和第四层的层间绝缘层41、以及第五层布线55和第五层的层间绝缘层51)中的至少两个或者更多被提供在被连接至下电极层91的下电容器布线(第二层布线25)与被连接至上电极层93的上电容器布线(作为板线布线的第五层布线55)之间。
图1A至图1C是示出根据本发明的第一实施例的半导体器件的截面图。图2A至图12B、图42A和图42B是示出图1A至图1C中的半导体器件的制造方法中的过程的截面图的示例。在左侧和中间的图1A和图1B是存储器电路区域的截面图，并且示出相互旋转90°的横截面。另外，位于右侧的图1C示出逻辑电路区域的典型的截面图。位于左侧的图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、以及图42A示出存储器电路区域的典型的截面图，并且位于右侧的图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、以及图42B示出逻辑电路区域的典型的截面图。图37A至图41和图43是图2A、图3A、图5A、图6A、图9A、以及图42A的顶视图(平面布局图)。另外，位于左侧和中间的图13A和图13B以及图14A和图14B是存储器电路区域的截面图并且示出相互旋转90°的横截面。另外，位于右侧的图13C和图14C示出逻辑电路区域的典型的截面图。
例如，多层布线结构是下述结构，其中层压由第三层布线35和第三层的层间绝缘层31形成的布线层、由第四层布线45和第四层的层间绝缘层41形成的布线层、第五层布线55和第五层的层间绝缘层51形成的布线层、以及第六层布线65和第六层的层间绝缘层61形成的布线层。在该多层布线结构中，不同的布线层可以被进一步层压。在第一实施例中，多层布线结构是典型的逻辑电路区域的多层布线结构。在逻辑电路区域的多层布线结构中，通常，形成位于上层的多层布线层的每个布线或者布线层的厚度大于形成位于下层的多层布线层的每个布线或布线层的厚度。然而，在第一实施例中，没有特别地限制形成多层布线层的每个布线或者布线层的厚度。像现有技术一样，一些或者所有布线层或者布线的厚度可以相等，或者布线层或者布线的厚度可以从下层朝向上层增加。
此外，至少在提供电容元件的区域中，布线层的高度(厚度)和布线的高度(厚度)可以相等。即，例如，在掩埋电容元件90的区域中，第三层布线35、第四层布线45、以及第五层布线55的厚度相等，并且其中提供布线的第三、第四、以及第五布线层的厚度可以相等。另外，在没有掩埋电容元件90的区域中的布线层或者布线的厚度可以等于或者不同于在掩埋电容元件90的区域中的布线层或者布线的厚度。在第一实施例中，如图1A至图1C中所示，第二层布线25、第三层布线35、--------、第六层布线65的厚度相等，并且其中提供布线的布线层的厚度也相等。在第一实施例中，布线层和布线的厚度被取为硅衬底5的法线方向上的厚度。
在此多层布线结构中，存储器电路区域的布线层和逻辑电路区域的布线层被提供在同一层上。即，存储器电路区域的第三层布线层、--------、第五层布线层和逻辑电路区域的第三层布线层、--------、第五层布线层分别是同一层。在第一实施例中，电容元件90被掩埋在存储器电路区域的多层布线结构中。另外，电容元件90被提供在至少两个或者更多布线层的上方。因此，能够通过改变电容元件90经过的布线层的数目，而不改变多层布线结构的布线层的数目来获得想要的电容。另外，如上所述，掩埋电容元件90的存储器电路区域的多层布线和掩埋电容元件90的逻辑电路区域的多层布线被形成在同一层中。因此，不需要额外地提供逻辑电路区域的多层布线。结果，能够提供紧凑的多层布线结构。
由于电容元件90被掩埋在多层布线结构中，如图1A至图1C中所示，因此下电极层91被提供为从上面开始经过第五层的层间绝缘层51、第四层的层间绝缘层41、以及第三层的层间绝缘层31，并且凹进部分被形成在多层布线结构中。电容器绝缘层92被形成为接触凹进部分的底表面和侧表面。另外，上电极层93被形成为接触电容器绝缘层92。通过如上所述地提供下电极层91、电容器绝缘层92、以及上电极层93，将电容元件90掩埋在多层布线结构中。另外，电容元件90被掩埋在多层布线结构中。因此，如图1A至图1C中所示，在被提供有电容元件90的上电极层93的第五层的层间绝缘层51中，作为被连接至上电极层的上电容器布线的第五层布线55被提供在上电极层93的上方。
没有特别地限制电容元件90被掩埋在多层布线结构中的位置，只要至少两个或者更多布线层被提供在下电容器布线(第二层布线25)和上电容器布线(作为板线布线的第五层布线55)之间。电容元件90可以被形成在位于被最大地小型化的下层的多层布线层中。
此外，如图1A至图1C中所示，提供电容元件90的存储器电路区域的电容元件90被掩埋在多层布线结构中。因此，在第一实施例中，在多层布线结构中，列解码布线18被形成在下电容器布线的上层中。由于行解码布线17和列解码布线18中的一个或者两者被提供在与电容元件90相同的层中或者与下电容器布线相同的层中，所以没有必要使用上布线。因此，能够减少存储器电路区域的布线层的数目。在这样的情况下，存储器电路区域的上层可以用于逻辑电路区域的布线或者用于电路区域之间的连接。结果，能够减少芯片面积。
此外，在多层布线结构中，不同的布线层的厚度，例如，第三和第四布线层的厚度可以被设置为相等。另外，提供电容元件90的存储器电路区域的布线层的厚度可以被设置为等于没有提供电容元件90的逻辑电路区域的布线层的厚度。另外，在没有改变多层布线结构的布线层的厚度的情况下，电容元件90可以被掩埋在多层布线结构中。在这样的情况下，能够通过电容元件90经过的布线层，而不增加多层布线结构的布线层的厚度，来获得电容元件90的想要的电容。
接下来，将会描述根据第一实施例的半导体器件的制造方法。
图2A和图2B示出已经通过使用形成集成电路的典型方法产生的具有MOS晶体管9和第二层布线25的形成之后的结构的衬底。
根据第一实施例的半导体器件进一步包括第一扩散层(扩散层7)，其被形成在硅衬底5的表面的附近；第二扩散层(扩散层7)，其被形成在硅衬底5的表面的附近；栅介质层，其被提供在第一扩散层(扩散层7)和第二扩散层(扩散层7)之间的硅衬底5中；以及栅电极8，其被提供在栅介质层的上方。此外，在根据第一实施例的半导体器件中，由硅衬底5、第一扩散层(扩散层7)、第二扩散层(扩散层7)、栅介质层、以及栅电极8形成场效应晶体管(MOS晶体管9)。
优选的是，被形成在硅衬底5的上方的MOS晶体管9的栅介质层是高介电常数栅介质层。例如，包含诸如SiON的氮氧化硅或者诸如氮氧化铪的Hf的高介电常数栅介质层可以被用作高介电常数栅介质层。具体地，可以使用其中包含Hf氧化物或者Hf硅酸盐或者其中氮被引入到Hf氧化物或者Hf硅酸盐中的高介电常数绝缘层。栅介质层可以是单层或者可以是包括单层的多层。
此外，在栅电极材料中，由诸如Ni、Co、Ti以及Pt的金属硅化物覆盖多晶硅或者它的上表面层。另外，可以使用在栅电极的一部分中包含Ti、Ta、Al、或者其导电氮化物的金属栅电极。特别在金属栅电极的情况下，不仅获得提高逻辑部分中的晶体管的驱动电流的效果，而且因为金属栅电极形成DRAM部分的字线所以获得减少DRAM部分的字线的电阻的效果。因此，通过与其中电容元件部分被掩埋在多层布线层中的eDRAM结构的组合，能够以更高的速度执行操作。
MOS晶体管9可以是N或者P型。另外，N型晶体管和P型晶体管可以被形成在同一硅衬底5的上方。图2A和图2B中所示的扩散层7表述第一扩散层和第二扩散层，第一和第二扩散层中的一个是源极扩散层，并且另一个是漏极扩散层。此外，在图2A和图2B中，附图标记1表示接触层之间的绝缘层，附图标记2表示蚀刻停止层，附图标记3表示接触阻挡金属层，附图标记4表示接触插塞，附图标记5表示硅(Si)衬底，附图标记6表示元件分离浅沟道隔离(STI)，附图标记7表示扩散层，并且附图标记8表示栅电极。另外，附图标记11表示第一层的层间绝缘层，附图标记13表示第一层布线阻挡金属层，附图标记15表示第一层布线，附图标记20表示第一层布线的盖层，附图标记23表示第二层布线阻挡金属层，附图标记25表示第二层布线，并且附图标记30表示第二层布线的盖层。另外，位线19与第一层布线15同时形成并且用作存储器电路部分中的位线。
另外，由于位线19被形成在与第一层布线15同一层中，所以不存在在日本未经审查的专利申请No.2004-342787等中发现的只具有位线的布线层。通过第一实施例中所示的结构，能够在多层布线结构中有效地利用层的数目。
在图2A和图2B中，接触层之间的绝缘层1是硅氧化物层，接触插塞4由钨形成，并且接触阻挡金属层3是氮化钛/钛的层压层。另外，第一层的层间绝缘层11和第二层的层间绝缘层21是低介电常数绝缘层并且是SiOCH层，更加具体地，分子细孔堆叠(molecular pore stack)(MPS)层。在M.Ueki等的IEEE IEDM，第973-976页(2007)中公布了MPS层的详细情况。第一层布线阻挡金属层13是钽/氮化钽的层压层，并且第一层布线由铜形成。另外，第二层布线的盖层30和第一层布线的盖层20是硅石无定形碳复合(SCC)层。像MPS层一样，在M.Ueki等的IEEE IEDM，第973-976页(2007)中也公布了SCC层的详细情况。
下面将简要描述MPS层和SCC层。通过如下操作形成MPS层：使用六元环状硅氧烷作为主要骨架，并且使用具有有机基团作为官能团的有机硅氧烷作为基础材料。键合至硅原子的所述有机官能团为不饱和烃基和烷基。所述SCC层通过使用有机硅烷材料形成，其中不饱和烃基、烷氧基和烷基直接键合至硅原子。所述层是下述结构，其在该层中包含无定形碳结构和不饱和烃键。MPS层和SCC层中的任何一个的基础材料中的不饱和烃基包括乙烯基、丙烯基、异丙烯基、1-甲基-丙烯基、2-甲基-丙烯基、1，2-二甲基-丙烯基等。特别地，优选的不饱和烃基为乙烯基。MPS层和SCC层中的任何一个的基础材料中的烷氧基为其中烷基键合至氧原子的结构。直接键合至硅原子的烷基和由烷氧基构成的烷基包括甲基、乙基、丙基、异丙基、丁基、异丁基、仲丁基、叔丁基等。键合至所述MPS层材料的硅的烷基优选为下述官能团，其体积大并且用作空间位阻基团如异丙基、异丁基、叔丁基等。特别地，更优选的官能团中的一个为异丙基。换言之，三异丙基三乙烯基三环硅氧烷是更优选的。作为键合至SCC层材料的硅的烷氧基和烷基，甲氧基和异丙基是更优选的。换言之，异丙基二甲氧基乙烯基硅氧烷是更优选的。通过使用这些材料，向MPS层中引入微孔(主要0.5nm或更小)结构。SCC层为一种具有铜扩散抵抗性的SiOCH层。相对介电常数为约3.1，而机械强度高达20GPa。因为所述层通过强表面反应而形成，所以阶梯覆盖优异。与通常已知的SiOCH层相比，在这些层中，碳的成分(composition)高。基于Si，对于SiOCH层，硅/氧/碳的比率约为SCC层中的碳的2倍，并且约为MPS层中的碳的4倍。与通常的SiOCH层相比，氧的相对比率至少约为SCC层中的3/4并且约为MPS层中的1/2。这些层不是通过在等离子体中离解并活化材料的等离子体CVD方法，而是通过等离子体聚合方法形成，以便在保持二氧化硅骨架的同时活化不饱和烃并容易控制绝缘层中的化学结构。在形成电容元件的开口中，所述MPS层和SCC层的组成差异是重要的。
将会简要地描述形成第二层布线25的方法。形成第一层布线15，形成由SCC层形成的第一层布线的盖层20，并且然后形成MPS层作为第二层的层间绝缘层21。随后，作为随后加工时的掩膜，形成二氧化硅(在附图中未示出)层。然后，通过使用微影(lithography)和干法蚀刻的所谓的双大马士革工艺形成第二层布线的开口。在这样的情况下，开口的一部分包括用于与第一层布线15电气连接的通孔。通过溅射方法在开口中淀积第二层布线阻挡金属层23，并且然后淀积要变成铜板种子层的铜。然后，通过电镀方法掩埋铜。在这里使用的铜可以包括金属添加剂，诸如铝和银。过多的阻挡金属层和铜被移除从而通过使用诸如CMP的技术将阻挡金属层23和铜保留在第二层布线的开口中，从而形成第二层布线25。由于在此工艺中移除二氧化硅层，所以它不能保留在第二层的层间绝缘层21的上方。然后，形成通过与第一层相类似的SCC层形成的第二层布线的盖层30。在这里，二氧化硅层还可以被部分地提供在电容器绝缘层的除了电容元件的开口之外的下部分中。在后续工艺中，能够与第二层布线的开口类似地形成第六层布线的开口、……、第三层布线的开口。能够与第一层布线阻挡金属层13或者第二层布线阻挡金属层23类似地形成在图1A至图1C中所示的第三层布线阻挡金属层33、第四层布线阻挡金属层43、第五层布线阻挡金属层53、以及第六层布线阻挡金属层63。能够与第二层布线的盖层30类似地形成在图1A至图1C中所示的第五层布线的盖层60和第六层布线的盖层70。
在第一实施例中，具有单层的绝缘层被用作层间绝缘层和盖层。然而，层压结构的多种绝缘层也可以被用作层间绝缘层和盖层。例如，SiOCH层和MPS层的层压结构可以被用作层间绝缘层，并且SiC层和SiCN层的层压结构可以被用作盖层。图37是盖层30形成之前的平面布局图，其中形成列解码布线18、第二层的层间绝缘层21、以及第二层布线25。
此外，参考图3A和图3B，形成第三层布线35和第四层布线45。形成第三层布线35和第四层布线45的方法与形成第二层布线25的方法相同。在这里，由于后在存储器电路区域中形成电容元件，所以仅在逻辑电路区域中形成布线层。在第一实施例中，示出了电容元件的高度小于逻辑电路部分的三层的高度的情况。然而，在电容元件的高度被设置为高于逻辑电路部分的三层的高度时，为逻辑电路部分形成额外的一层。图38是在形成盖层50之前的平面布局图，其中形成第四层的层间绝缘层41和第四层布线45。
然后，如图4A和图4B中所示淀积第四层布线的盖层50，并且然后形成硬质掩膜绝缘层94。然后，通过微影形成柱体加工抵抗层95。
在这里，二氧化硅层被用作硬质掩膜绝缘层94。然而，包括另外的绝缘层的层压结构也可以被用作硬质掩膜绝缘层94。另外，还能够采用多层结构，其中抗反射层被提供在硬质掩膜绝缘层94和抵抗层之间。在任何情况下，优选的是，硬质掩膜绝缘层94是具有在形成电容元件的工艺中保护第四层布线的盖层50的效果的绝缘层。具体地，除了二氧化硅层之外，也可以涉及氮化硅层，氮氧化硅层等等。
然后，如图5A和图5B中所示，通过干法蚀刻形成电容元件开口98。在这样的情况下，为了防止第二层布线的氧化没有蚀刻第二层布线的盖层30。图39是图5A的平面布局图，其中整个表面覆盖有柱体加工抵抗层95。第二层布线的盖层30被形成在要成为电容元件的电容元件开口98中。通过像第一实施例一样以矩形形状形成电容元件90，诸如干法蚀刻工艺的形成工艺和包括光学邻近校正的暴露(exposure)变得容易。尤其在下一代32nm和28nm技术中光学邻近校正变得复杂。为了增加每单位面积的位密度或者获得如所设计的形状，以简单的矩形形状或者线性形状形成每个元件图案是非常有利的。
尽管当形成电容元件开口98时通过干法蚀刻交替地蚀刻层间绝缘层和盖层，但是在第一实施例中MPS层被用作层间绝缘层并且SCC被用作盖层。因此，这是其中层压SiOCH层的结构。由于如上所述，两个层的碳的成分(composition)很大的不同，所以通过研究基于干法蚀刻的加工条件很容易控制蚀刻速率的比率，所谓的MPS层/SCC层的蚀刻选择性。因此，能够通过在蚀刻是层间绝缘层的MPS层的同时将是盖层的SCC层的蚀刻选择性设置为小来深入地打开电容元件开口98。相反地，通过将MPS层/SCC层的蚀刻选择性设置为大可以在圆柱体开口的底部停止蚀刻。尽管层间绝缘层被蚀刻，但是能够将盖层的蚀刻速率设置为相对显著的小。即，由于碳的存在，能够选择蚀刻速率变化的条件和蚀刻速率没有变化的条件。通过使用此种其中加工的自由度高的结构，能够获取令人满意的电容元件开口98的形状。在这里，例如，假定盖绝缘层的碳/硅比率是盖绝缘层(C/Si)并且低介电常数SiOCH层的碳/硅比率是低介电常数SiOCH层(C/Si)，可以满足盖绝缘层(C/Si)/低介电常数SiOCH层(C/Si)＜2的关系。
然后，通过灰化移除柱体加工抵抗层，并且为了将电容元件的下电极连接至用作下层的布线的第二层布线25，通过干法蚀刻回蚀第二层布线的盖层30(图6A和图6B)。图40是图6A的平面布局图，其中整个表面覆盖有硬质掩膜绝缘层94。第二层布线25和第二层的层间绝缘层21被形成在电容元件开口98中以成为电容元件。
然后，形成用作电容元件的下电极的下电极层91，并且然后通过微影形成下电极加工抵抗层(在附图中未示出)。使用下电极加工抵抗层作为掩膜回蚀下电极层91，并且然后通过灰化移除下电极加工抵抗层(图7A和图7B)。另外，下电容器布线可以被提供为使得被提供有下电容器布线的布线层的布线的上表面和下电容器布线的上表面共面。
然后，形成电容器绝缘层92和上电极层93，并且通过微影形成在加工时用作掩膜的上电极加工抵抗层97。通过使用上电极加工抵抗层97作为掩膜的干法蚀刻来蚀刻电容器绝缘层92和上电极层93。在这样的情况下，为均匀性执行过蚀刻，但是由于过蚀刻导致硬质掩膜绝缘层94的一部分被蚀刻(图8A和图8B)。另外，上电容器布线可以被提供为使得被提供有上电容器布线的布线层的布线的上表面和上电容器布线的上表面共面。
作为用于电容元件90的材料，Ti、TiN、Ta、TaN、Ru、或者其层压结构可以被用于上电极层93和下电极层91。另外，作为电容器绝缘层92，可以使用通过在二氧化锆(ZrO2)、甘氨酸铝锆(zirconiumalminate)(ZrAlOx)或者二氧化锆中添加诸如Tb、Er、或者Yb的镧系元素形成的层。
在上述灰化和蚀刻工艺中，硬质掩膜绝缘层94用作尤其保护存在于逻辑电路部分中的硬质掩膜层的下层的盖层和位于盖层的下面的铜布线。尤其当层间绝缘层或者盖层对电容器层的蚀刻工艺或者氧等离子体不具有抵抗性时，如果硬质掩膜层不存在那么逻辑电路部分的铜布线被氧化。结果，电阻增加或者可靠性减少，并且逻辑电路部分的性能劣化或者出现故障。
然后，以与下电极加工中相同的方式，通过灰化移除上电极加工抵抗层97。然后，使用上电极作为掩膜回蚀硬质掩膜绝缘层94，从而暴露第四层布线的盖层50(图9A和图9B)。结果，硬质掩膜绝缘层94仅保留在电容器层和上电极存在的区域中。图41是图9A的平面布局图，其中存储器电路区域的几乎整个表面覆盖有上电极层93。形成要成为电容元件的电容元件开口98，第四层布线的盖层50被形成在在其上不存在电容元件的区域中。
当像第一实施例一样电容元件90被掩膜在多层布线中并且多层布线的层间绝缘层被形成作为低介电常数层时，其中硬质掩膜绝缘层94的一部分保留在电容器层和上电极存在的区域中的结构是最优选的结构。当通过第一实施例的工艺在多层布线中形成电容元件90时，在所述区域中必须保留硬质掩膜绝缘层94。
然后，形成第五层的层间绝缘层51(图10A和图10B)。在这样的情况下，在存储器电路部分中，由于电容元件90的存在导致在存储器电路部分和逻辑电路部分之间出现电平差。因此，通过诸如CMP的技术对其进行整平。另外，当难以在圆柱体开口中掩埋绝缘层时，还能够使用层间绝缘层掩膜电容元件开口98，这在掩埋中是优秀的，执行回蚀，仅在开口中形成层间绝缘层，并且形成第五层的层间绝缘层51。然后，形成被用作用于形成第五层布线的开口的掩膜的硬质掩膜绝缘层54(图11A和图11B)。
然后，通过与当形成第二层布线25时的方法中相同的工艺形成第五层布线55(图12A和图12B)。另外，在形成第五层布线之后形成第五层布线的盖层60(图12A和图12B)。在这样的情况下，在存储器电路部分中，上电极用作布线沟槽的加工时的停止器并且限制沟槽的深度。同时，形成被直接连接至上电极的上电容器布线(在存储器电路区域中形成的第五层布线55)。结果，获取其中作为板线布线的上电容器布线被直接连接至上电极的结构。在此结构中，不仅完成了作为板线布线的电容元件之间的连接，而且能够减少元件之间的电阻。另外，板线布线(在存储器电路区域中形成的第五层布线55)仅被示出为在图42A中的深度方向上延伸。然而，在实践中，板线布线可以在存储器电路区域中的平面中形成为网格形状(图43)。因此，在第一实施例中，获取其中板线布线被直接形成在上电极的上方的结构。另外，类似地形成第六层布线65并且然后形成上布线，从而完成半导体集成电路(图1A至图1C)。
将会描述第一实施例的效果。如上所述，通过在多层布线结构中掩埋存储器电路部分的电容元件并且确保等于或者大于多层布线的多层的高度，在电容元件的结构中，即使被小型化也能够容易地在没有改变多层布线的结构的情况下确保电容元件的电容。具体地，在第一实施例中，示出了电容元件的高度大于逻辑电路部分的两层的高度的情况。然而，当由于小型化电容不够时，可以通过增加一层形成高于三层的结构。在这样的情况下，不需要改变逻辑电路部分的多层布线结构。
此外，由于在第一实施例中强调逻辑电路部分的性能，因此优选的是，至少在形成电容元件的区域中的布线层的所有布线由包含铜作为主要成分的布线材料形成，以便于减少布线电阻。更加具体地，布线层的所有布线由包含铜作为主要成分的布线材料形成。如上所述，铜可以包括诸如铝或者银的金属添加剂。
为了减少布线电阻，至少用于其中掩埋电容元件的多层布线(第二层布线25，第三层布线35，以及第四层布线45)的布线材料优选为铜。更加具体地，铜布线被用于所有的布线层(第一至第六布线层)(然而，不包括所谓的垫A1层)。在第一实施例中，铜布线被用于从第一层布线15至第六层布线65的所有布线层，如图1A至图1C中所示。在所谓的存储器复合LSI的逻辑电路部分的设计中，其中存储器电路部分和逻辑电路部分被集成在同一半导体衬底的上方，像第一实施例一样，能够使用与其中存储器电路部分没有与逻辑电路部分一起提供的普通逻辑LSI的设计中相同的参数。因此，仅用于其中存储器电路部分被一起提供的LSI的逻辑电路部分的设计变得没有必要。
因此，根据第一实施例，在包括在同一半导体衬底的上方的逻辑电路部分和被提供有电容元件的存储器电路部分的半导体集成电路器件中，能够通过将电容元件掩埋在至少包括在通过绝缘分离在逻辑电路部分中形成的多层布线的层间绝缘层的多个布线层的区域中，使用逻辑电路部分的多层布线形成电容元件的连接的所要求的所有布线。因此，同样在存储器电路和逻辑电路被形成在同一半导体衬底的上方的情况下，在设计时的逻辑电路的设计参数能够被用作兼容值而不管电容元件的存在。结果，同样在其中电容元件被形成在同一衬底的上方的集成电路中，设计变得容易。
另外，由于通过将电容元件布置在多层布线的多个层的上方确保电容元件的高度，因此即使进行缩小(scaling)也能够确保所要求的电容。另外，由于与相关技术相比较，从逻辑电路部分中的晶体管的扩散层到第一布线层的距离被显著地减少，所以形成变得简单。此外，由于通过减少电阻来减少晶体管的寄生电容，所以高速操作变得可能。
另外，具有低电阻和低寄生电容的低k/Cu能够应用于存储器电路部分和逻辑电路部分。因此，即使具有电容元件的存储器电路部分被一起提供，逻辑电路部分的性能也根本没有劣化。
另外，利用形成在与逻辑电路部分中存在的布线相同的高度的上电容器布线将电容元件的上电极彼此连接既不需要用于形成用于上电极之间的连接的称作板线的布线的专用的设施也不需要用于形成该布线的专用的工艺，能够确保电容元件的上和下层的厚度并且能够减少逻辑电路部分的接触(逻辑接触)的情况(aspect)。另外，即使下电容器布线被提供为下电容器布线的上表面与被提供有下电容器布线的布线层的布线的上表面共面，也获取相同的效果。另外，通过部分地在电容器绝缘层的除了电容元件的开口之外的下部分中提供二氧化硅层，能够在电容元件的形成的期间保护存在于逻辑电路部分中的二氧化硅层的下层处的盖层，并且还能够保护位于盖层的下方的层间绝缘层和铜布线。通过二氧化硅层的存在，能够防止由逻辑电路部分的铜布线的氧化引起的可靠性的下降或者电阻的增加，氧化。因此，能够抑制逻辑电路部分中的性能劣化或者故障。
如第一实施例中所述，有效地形成被最大小型化的位于下层处的多层布线层中的电容元件。通常，形成位于下层的多层布线层的布线层和布线的厚度是相等的。这是因为在各层中布线的特性变得相等并且因此，一起提供的逻辑电路的侧的电路设计变得简单。然而，第一实施例的主要点在于电容元件被掩埋在至少包括两个或者更多层的多层布线层中。因此，布线层或者布线的厚度不需要必须相等。作为第一实施例的修改，例如，如稍后将会描述的图32A和图32B中所示，电容元件的上部的一部分可以被形成在位于下层中的多层布线的上方的上多层布线层(全局布线)中。通常，形成上多层布线层的每个布线或者布线层的厚度大于位于下层的多层布线层的厚度。
如图33A和图33B示出在日本未经审查的专利公开No.2004-342787中公布的内容。在图33A和图33B中，附图标记111表示升高绝缘层A，附图标记112表示升高布线插塞A，附图标记113表示电容器加工停止层，附图标记114表示升高绝缘层B，附图标记115表示升高布线插塞B，附图标记116表示布线加工停止层，并且附图标记117表示板线。在日本未经审查的专利申请No.2004-342787中，存储器电路部分101具有下述结构(添加结构)，其中多层布线部分102被提供在电容元件90的上方。因此，在逻辑电路部分102中，需要用于根据电容元件90的高度升高多层布线部分103的布线部分(升高布线部分104)。由于纵横比高所以很难形成升高布线部分104，并且电阻高。由于升高布线部分104的存在，导致添加逻辑电路部分102的设计参数变得非常不同于升高布线部分104不存在的情况，并且添加逻辑电路部分102的性能劣化。随着小型化的进行这些情况变得更糟。
另一方面，在第一实施例中，为存储器电路部分和逻辑电路部分的结构提供了具有图33C和图33D中所示的其中电容元件90被掩埋在多层布线结构中的内置结构的逻辑电路部分106和存储器电路部分105。因此，通过改变关于电容元件的高度的经过多层布线的层的数目，能够确保电容。此外，在内置逻辑电路部分106的情况下，不存在由电容元件90的存在引起的设计参数的任何变化。即，由于即使内置存储器电路部分105存在于同一半导体衬底的上方在逻辑电路部分的多层布线的材料和结构中也不存在任何变化，能够使用与只存在逻辑电路部分的情况的设计参数完全兼容的设计参数。换言之，在包括具有电容元件的存储器电路部分和逻辑电路部分的复合电路芯片中，能够实现高速存储器功能同时保持与仅包括普通逻辑电路部分的逻辑电路芯片完全相同的逻辑操作能力。
此外，如上所述，在第一实施例中，MPS层被用作层间绝缘层并且SCC被用作盖层。然而，如图13A至图13C中所示，诸如BlackDiamondTM的SiOCH层可以被采用为层间绝缘层并且SiCN层可以被采用为盖层。在这样的情况下，因为由于氮的存在导致层的组成不同，所以需要考虑当形成电容元件90的开口时的点设置加工条件。
或者，如图14A至图14C中所示，在存储器电路区域中，可以在垫上方以不是布线形状的形状形成板线布线(在存储器电路区域中形成的第五层布线55)。即，板线布线可以是超宽布线。另外，板线布线可以被形成为具有各处(in places)插入缝的宽布线形状。
(第二实施例)
图15A至图15C是示出根据本发明的第二实施例的半导体器件的截面图。位于左侧和中间的图15A和图15B是存储器电路区域的截面图，并且是相互旋转了90°的截面图。另外，右侧的图15C示出逻辑电路区域的典型的截面图。
基于第一实施例的结构，采用铜用于接触插塞4，并且形成第一层布线15和双大马士革形状(双大马士革接触形状)。因此，能够实现其中从扩散层到第一层布线15的电阻被进一步减少的结构。在这样的情况下，尽管二氧化硅层可以被用作像图2A和图2B一样的接触层之间的绝缘层1，但是在这里，接触层之间的绝缘层1是与第一层布线15相同的层间绝缘层。或者，不同于第一层的低介电常数SiOCH层可以被用作接触层之间的绝缘层1。此外，可以采用不同的低介电常数SiOCH层的层压结构。对于接触层之间的绝缘层1，优选的是，使用具有Cu扩散阻挡抵抗性的层，例如，SCC层。当层压结构被使用时，优选的是，在最下层中使用，即，在蚀刻停止层的正上方。
特别地，通过等离子体聚合方法形成SCC层。因此，对于阶梯覆盖来说，SCC层与通过普通等离子体CVD方法形成的层间绝缘层相比较是优秀的。为此，当SCC层被形成在由于栅极的存在导致形成的不均匀的表面的上方时，像形成蚀刻停止层之后的半导体衬底一样，SCC层能够被令人满意地掩埋。
另外，在第二实施例中，铜还被采用作为用于接触插塞4的材料，并且铜被用于包括接触插塞4的所有插塞和包括通路的所有布线金属(除了所谓的垫A1层之外)。这是自实现低电阻起最好的形式中的一种。
此外，在第二实施例的结构中，接触插塞4的接触阻挡金属层3还用作第一层布线15的阻挡金属层13并且在如上所述的双大马士革工艺中形成。因此，接触阻挡金属层3优选地是对铜扩散抵抗性高并且具有低电阻的阻挡层。在用于阻挡金属的金属层当中，氮化钽或者钽/氮化钽的层压结构是优选的，并且钌/钛的层压结构是更加优选的。
(第三实施例)
图16A至图16C是示出根据本发明的第三实施例的半导体器件的截面图。
图17A至图25B是示出图16A至图16C中的半导体器件的制造过程的截面图的示例。左侧和中间的图16A和图16B是存储器电路区域的截面图，并且示出相互旋转了90°的横截面。另外，右侧的图16C示出逻辑电路区域的典型的截面图。左侧的图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A、以及图25A示出存储器电路区域的典型的截面图，并且右侧的图17B、图18B、图19B、图20B、图21B、图22B、图23B、图24B、以及图25B示出逻辑电路区域的典型的截面图。
以与第一实施例中相同的方式，在图17A和图17B中示出通过使用形成集成电路的典型的方法已经生成的具有在MOS晶体管9和第三层布线35的形成之后的结构的衬底。在这里，由于电容元件后被形成在存储器电路区域中，因此仅在逻辑电路区域中形成第二层布线25和第三层布线35。在第三实施例中，示出电容元件的高度小于逻辑电路部分的三层的高度的情况。然而，当电容元件的高度被设置为高于逻辑电路部分的三层的高度时，为逻辑电路部分多形成一层。
此外，在图17A和图17B中，附图标记1表示接触层之间的绝缘层，附图标记2表示蚀刻停止层，附图标记3表示接触阻挡金属层，附图标记4表示接触插塞，附图标记5表示硅(Si)衬底，附图标记6表示元件分离浅沟道隔离(STI)，附图标记7表示扩散层，并且附图标记8表示栅电极。
另外，附图标记11表示第一层的层间绝缘层，附图标记13表示第一层布线阻挡金属层，附图标记15表示第一层布线，附图标记20表示第一层布线的盖层，附图标记23表示第二层布线阻挡金属层，附图标记25表示第二层布线，并且附图标记30表示第二层布线的盖层。另外，位线19与第一层布线15同时形成并且用作存储器电路部分中的位线。
另外，由于位线19被形成在与第一层布线15同一层中，因此不存在日本未经审查的专利公开No.2004-342787等等中发现的仅具有位线的布线层。此外，在第三实施例中，执行下电极接触的被电气地连接至电容元件的下电极的被称为下电极布线的下电极布线形成在与位线19同一层的第一层布线15中。通过在第三实施例中示出的结构，能够在多层布线结构中有效地利用层的数目。
在图17A和图17B中，接触层之间的绝缘层1是二氧化硅层，接触插塞4由钨形成，并且接触阻挡金属层3是氮化钛/钛的层压层。另外，第一层的层间绝缘层11和第二层的层间绝缘层21是低介电常数绝缘层并且是SiOCH层，更加具体地，MPS层。第一层布线阻挡金属层13是钽/氮化钽的层压层，并且第一层布线15由铜形成。另外，第一层布线的盖层20和第二层布线的盖层30是SCC层。另外，像MPS层一样，在M.Ueki等的IEEE IEDM的第973-976页(2007)中公布了SCC层的详情。SCC层是一种SiOCH并且对铜扩散具有抵抗性。形成第二层布线25和第三层布线35的方法与第一实施例中的相同。
同样在第三实施例中，具有单层的绝缘层被用作层间绝缘层和盖层。然而，像第一实施例一样，多种绝缘层的层压结构也可以被用作层间绝缘层和盖层。例如，MPS层和SiOCH层的层压结构可以被用作层间绝缘层，并且SiC层和SiCN层的层压结构可以被用作盖层。
在这里，由于电容元件后被形成在存储器电路区域中，因此仅在逻辑电路区域中形成布线层。在第三实施例中，示出了电容元件的高度低于逻辑电路部分的三层的高度的情况。然而，当电容元件的高度被设置为高于逻辑电路部分的三层的高度时，为逻辑电路部分多形成一层。
然后，如图18A和图18B中所示淀积第三层的盖层40，并且然后形成硬质掩膜绝缘层94。然后，通过微影形成柱体加工抵抗层A81。
在这里，二氧化硅层被用作硬质掩膜绝缘层94。然而，包括其它的绝缘层的层压结构也可以被用作硬质掩膜绝缘层94。另外，也能够采用多层结构，其中抗反射层被提供在硬质掩膜绝缘层94和抵抗层之间。在任何情况下，优选的是，硬质掩膜绝缘层94是具有在形成电容元件的工艺中保护第四层布线的盖层50的效果的绝缘层。具体地，除了二氧化硅层之后可以考虑氮化硅层，氮氧化硅层等等。
然后，如图19A和图19B中所示，通过干法蚀刻形成电容元件开口A88。在这样的情况下，为了防止第一层布线15的氧化没有蚀刻第一层布线的盖层20。
当形成电容元件开口A88时，通过干法蚀刻交替地蚀刻盖层和层间绝缘层。在第三实施例中，像第一实施例一样，MPS层被用作层间绝缘层并且SCC层被用作盖层，并且使用其中层压SiOCH层的结构。因此，通过加工的研究能够获得令人满意的电容元件开口A88的形状。
然后，在通过灰化移除柱体加工抵抗层A81之后形成柱体加工抵抗层B82和柱体加工掩膜绝缘层84，并且通过微影形成柱体加工抵抗层C83(图20A和图20B)。再次使用干法蚀刻，形成电容元件开口B89(图21A和图21B)。然后，通过灰化移除柱体加工抵抗层B82，并且然后回蚀第一层布线的盖层20以便于将电容元件的下电极连接至用作下层的布线的第一层布线15(图22A和图22B)。
然后，以与第一实施例相同的方式，形成用作电容元件的下电极的下电极层91并且通过微影仅在电容元件的内侧形成下电极层91。然后，形成电容器绝缘层92和上电极层93(图23A和图23B)。以与第一实施例中相同的方式加工电容器绝缘层92和上电极层93(图24A和图24B)。
然后，使用上电极作为掩膜回蚀硬质掩模绝缘层94，从而暴露第三层布线的盖层40(在附图中未示出)。结果，硬质掩膜绝缘层94仅保留在电容器层和上电极存在的区域中。
然后，形成第四层的层间绝缘层41(图25A和图25B)。在后续工艺中，第四层的层间绝缘层41被平坦化并且通过与第一实施例中相同的工艺形成第四层布线45。然后，通过形成用作上层布线的第五层布线55进一步形成上层布线(图16A至图16C)，从而完成半导体集成电路。
在第三实施例中，由于像第一或者第二实施例一样，在与第一层布线15同一层中形成位线19，所以不存在日本未经审查的专利申请公开No.2004-342787等等中发现的仅具有位线的布线层。此外，在第三实施例中，被称为执行下电极接触的布线的被电气地连接至电容元件的下电极的布线，被形成在与位线19同一层的第一层布线15中。通过第三实施例中所示的结构，能够在多层布线结构中有效地利用层的数目。另外，电容元件被形成为经过第二层布线25的层和第三层布线35的层。此外，关于到下电极的连接，采用其中上下连接具有不同直径的柱体的形状以便于将电容元件直接连接到第一层布线15。此形状是用于将电容元件直接连接到用于电容元件到下电极的连接的第一层布线15的适合的结构。因此，第三实施例中的电容元件的结构变成其中具有不同直径的柱体被相互连接的形状。
如上所述，在第三实施例中，MPS层被用作层间绝缘层并且SCC层被用作盖层。然后，如图26A至图26C中所示，诸如Black DiamondTM的SiOCH层可以被采用作为层间绝缘层并且SiCN层可以被采用作为盖层。在这样的情况下，因为由于氮的存在导致层的组成是不同的，所以需要考虑当形成电容元件的开口时的点设置加工条件。
(第四实施例)
图27A至图27C是示出根据本发明的第四实施例的半导体器件的截面图。左侧和中间的图27A和图27B是存储器电路区域的截面图，并且是相互旋转了90°的截面图。另外，右侧的图27C示出逻辑电路区域的典型的截面图。
基于第三实施例的结构，铜被采用用于接触插塞4，并且形成第一层布线和双大马士革形状(双大马士革接触形状)。因此，能够实现其中进一步减少从扩散层到第一层布线15的电阻的结构。在这样的情况下，尽管如图2A和图2B二氧化硅层可以被用作接触层之间的绝缘层1，但是在这里接触层之间的绝缘层1是与第一层布线15相同的层间绝缘层。或者，不同于第一层的低介电常数SiOCH层可以被用作接触层之间的绝缘层1。此外，可以采用不同的低介电常数SiOCH层的层压结构。对于接触层之间的绝缘层，优选的是，使用具有Cu扩散阻挡抵抗性的层，例如，SCC层。当使用层压结构时，优选的是，在最下层中使用，即，在蚀刻停止层的正上方。
此外，在根据第四实施例的半导体器件中，被连接至下电极(下电极层91)的下电容器布线(第一层布线15)被连接至接触插塞4，其被连接至形成在半导体衬底(硅衬底5)的表面的附近的扩散层7，并且连接在半导体元件(MOS晶体管9)之间的信号布线(位线19)被形成在与下电容器布线(第一层布线15)同一层中。
特别地，通过等离子体聚合方法形成SCC层。因此，与通过普通等离子体CVD方法形成的层间绝缘层相比，对于阶梯覆盖来说，SCC层是优秀的。为此，当SCC层被形成在由于栅极的存在导致形成的不均匀的表面的上方时，像形成蚀刻停止层之后的半导体衬底一样，SCC层能够被令人满意地掩埋。
此外，在第四实施例的结构中，接触插塞4的接触阻挡金属层3还用作第一层布线15的阻挡金属层13并且在如上所述的双大马士革工艺中形成。因此，接触阻挡金属层3优选地是对铜扩散抵抗性高并且具有低电阻的阻挡层。在用于阻挡金属的金属层当中，氮化钽或者钽/氮化钽的层压结构是优选的，并且钌/钛的层压结构是更加优选的。
(第五实施例)
图28A至图28C是示出根据本发明的第五实施例的半导体器件的截面图。左侧和中间的图28A和图28B是存储器电路区域的截面图，并且是相互旋转90°的截面图。另外，右侧的图28C示出逻辑电路区域的典型的截面图。
在图19A和图19B中，当在形成柱体加工抵抗层A81之后形成电容元件开口A88时，可以通过控制干法蚀刻条件中的异方性来增加等方成分以将电容元件开口A88形成为锥形形状。通过在以锥形形状形成电容元件开口A88之后执行与从图23A和图23B开始的工艺相同的工艺，形成图28A至28C中所示的结构。通过在第五实施例中使用的方法，用于形成电容元件开口B89的网线(reticule)和微影工艺变得没有必要。结果，能够减少制造成本。
同样在第五实施例中，电容元件被形成为经过第二层布线25的层和第三层布线35的层。另外，关于到下电极的连接，采用其中上下连接具有不同直径的锥形柱体的形状以便于将电容元件直接连接到第一层布线15。像第三或者第四实施例一样，此形状是用于将电容元件直接连接到用于电容元件到下电极的连接的第一层布线15的适合的结构。
(第六实施例)
图29A至图29C是示出根据本发明的第六实施例的半导体器件的截面图。左侧和中间的图29A和图29B是存储器电路区域的截面图，并且是相互旋转了90°的截面图。另外，右侧的图29C示出逻辑电路区域的典型的截面图。
在图18A和图18B中，淀积第三层布线的盖层40并且然后形成硬质掩膜绝缘层94。
在这样的情况下，硬质掩膜绝缘层94是具有等于或者大于约20nm并且等于或者小于约30nm的厚度的薄层。另外，像第三实施例一样，执行通过微影和后续工艺形成柱体加工抵抗层A81的工艺。当回蚀位于柱体开口A的底部的第一层布线的盖层20时，还同时蚀刻硬质掩膜绝缘层94。结果，硬质掩膜绝缘层94的厚度减少到大约10nm或者更大并且大约20nm或者更小。然后，像第三实施例一样地形成下电极层，并且在微影之后回蚀下电极。在这样的情况下，通过过蚀进一步减少硬质掩膜绝缘层94的厚度。结果，硬质掩膜绝缘层94的厚度变成大约10nm或者小于10nm。然后，当形成层之后加工电容器绝缘层92和上电极层93时，几乎移除不存在工作电极的区域中的硬质掩膜绝缘层94。因此，在第三实施例中描述的回蚀工艺变得没有必要。以与第三实施例中相同的方式执行形成上布线的后续工艺。
然而，在第六实施例的结构中，从第四层布线的盖层50的底表面(第四层布线45的表面)到上电极层93的表面的距离短于第四层布线45的通路高度。因此，由于还需要在存储器电路区域中形成第四层布线45下面的通路所以必须暴露通路图案。然而，由于与第四层布线45的通路图案的暴露同时执行这种情况下的暴露，所以既没有增加网线的数目也没有增加工艺的数目。
通过上述方法，形成图29A至图29C中所示的结构。
在第六实施例中，连接通路被进一步提供在第一至第五实施例的结构中的上电极和上电容器布线之间。在第一至第五实施例的结构中，直接形成在电容元件的上电极的上方的布线沟槽的深度应小于具有同一表面的同一层中的逻辑电路部分的布线沟槽的深度。另一方面，像第六实施例一样，通过采用通过通路将上电容器布线连接至电容元件的上电极的结构消除此种限制。结果，提高了布线结构的设计中的自由度。换言之，如果布线结构被限制为其中布线沟槽被直接形成在电容元件的上电极的上方的结构，那么取决于电容元件的结构限制逻辑电路部分中的布线沟槽的深度。
在第六实施例中，电容元件被形成为经过第二和第三层。例如，如果电容元件被形成为经过局部布线层和半全局布线层，那么半全局布线层的通路高度被增加。因此，在第六实施例中的硬质掩膜绝缘层94的厚度能够比第一实施例的其中板线布线被直接形成在上电极的上方的结构减少得更多。尤其当低介电常数SiOCH层也被用作半全局层的层间绝缘层时，能够减少层间绝缘层的有效介电常数。
(第七实施例)
图30A至图31B是示出根据本发明的第七实施例的半导体器件的截面图。左侧和中间的图30A和图30B是存储器电路区域的截面图，并且是相互旋转90°的截面图。另外，右侧的图30C示出逻辑电路区域的典型的截面图。
第七实施例中的图30A至图30C示出下述结构，其中电容元件被掩埋在包括通过绝缘分离被形成在逻辑电路部分中的多层布线的层间绝缘层的三个布线层的区域中。类似地，图31A和图31B示出其中电容元件被掩埋在包括四个布线层的区域中的结构。在图31A和图31B中，除了第六布线层之外，进一步提供第七层布线75和第七层的层间绝缘层71作为第七布线层。能够与第二层布线的开口类似地形成第七层布线的开口。能够与第一层布线阻挡金属层13或者第二层布线阻挡金属层23类似地形成图31A和图31B中所示的第七层布线阻挡金属层73。能够与第二层布线的盖层30类似地形成图31A和图31B中所示的第七层布线的盖层70。
除了图17A和图17B的结构之外，在逻辑电路部分中形成一层或者两层层的多层布线。然后，以与第五实施例中相同的方式，形成柱体加工抵抗层(在附图中未示出)，并且当形成电容元件开口A时通过控制干法蚀刻条件中的异方性来增加等方成分。因此，电容元件开口A被形成为锥形形状(在附图中未示出)。通过以锥形形状形成电容元件开口之后执行与从图23A和图23B开始的工艺相同的工艺，形成图30A至图30C中所示的结构或者图31A和图31B中所示的结构。通过在第七实施例中使用的方法，用于形成电容元件开口B的网线和微影工艺变得没有必要。结果，能够减少制造成本。
在图30A至图30C中，电容元件90被形成为经过第二层布线25的层到第四层布线45的层。在图31A和图31B中，电容元件90被形成为经过第二层布线25的层到第五层布线55的层。另外，关于到下电极的连接，采用其中上下连接具有不同直径的锥形柱体的形状以便于将电容元件直接连接到第一层布线15。像第三或者第四实施例一样，此形状是用于将电容元件直接连接到用于电容元件到下电极的连接的第一层布线的适合的结构。
此外，作为第一实施例的修改，电容元件90的上部的一部分可以被形成在上多层布线层(全局布线)中，如图32A和图32B中所示。另外，形成位于上层的多层布线层的每个布线层或者布线的厚度可以大于位于下层的多层布线层的厚度。在图32A和图32B中，在电容元件90被提供的区域中，第二至第四布线层具有相同的厚度从而第二层布线25到第四层布线的厚度相等，而第二到第四布线层的厚度不同于第五布线层的厚度从而第二到第四布线的厚度不同于第五布线的厚度。因此，第七实施例可以具有下述结构，其中在提供电容元件90的区域的多层布线结构中每个布线层的厚度不同于每个布线的厚度。
尽管当形成电容元件90的开口时通过干法蚀刻交替地蚀刻层间绝缘层和盖层，但是在第七实施例中MPS层被用作层间绝缘层并且SCC层被用作盖层。因此，这是其中层压SiOCH层的结构。由于如上所述，两个层的碳组成有很大的不同，所以通过研究基于干法蚀刻的加工条件控制蚀刻速率的比率，所谓的MPS层/SCC层的蚀刻选择性变得很容易。因此，在蚀刻是层间绝缘层的MPS层的同时，通过将是盖层的SCC层的蚀刻选择性设置为小来使电容元件90的开口变深。相反地，通过将MPS层/SCC层的蚀刻选择性设置为大可以在柱体开口的底部停止蚀刻。特别在第七实施例中，需要形成深的柱体开口。在第七实施例的结构中，容易在层压结构中形成深的开口。这是在通常使用的SiOCH层间绝缘层和SiCN盖层的组合中难以实现的技术。通过使用此种其中加工的自由度高的结构，能够获取令人满意的电容元件90的开口的形状。
另外，在第七实施例中，由于电容元件被形成为经过三个或者更多布线层，所以能够增加存储器电路部分的单元(cell)电容。在这样的情况下，逻辑电路部分的结构是与不存在存储器电路部分的情况中相同的多层布线结构。因此，设计参数没有被改变而是可兼容的。
此外，由于电容元件90被形成为经过三个或者更多布线层如图30A至30C中所示，所以行解码布线17和列解码布线18被提供在其中存储器电路区域的电容元件90被掩埋的多层布线结构中。因此，使用上布线变得没有必要。因此，能够减少存储器电路区域的布线层的数目。在这样的情况下，存储器电路区域的上层可以用于逻辑电路区域的布线或者用于电路区域之间的连接。结果，能够减少芯片面积。
(第八实施例)
图34A至图34C是示出根据本发明的第八实施例的半导体器件的截面图。左侧和中间的图34A和图34B是存储器电路区域的截面图，并且是相互旋转90°的截面图。另外，右侧的图34C示出逻辑电路区域的典型的截面图。
在根据第八实施例的半导体器件中，被连接至下电极(下电极层91)的下电容器布线是接触插塞4，并且下电极(下电极层91)被直接连接至接触插塞4。即，下电极(下电极层91)被提供在形成接触插塞4的钨的上方。
在图34A至图34C中，附图标记1表示接触层之间的绝缘层，附图标记2表示蚀刻停止层，附图标记3表示接触阻挡金属层，附图标记4表示接触插塞，附图标记5表示硅(Si)衬底，附图标记6表示元件分离浅沟道隔离(STI)，附图标记7表示扩散层，并且附图标记8表示栅电极。
另外，附图标记11表示第一层的层间绝缘层，附图标记13表示第一层布线阻挡金属层，附图标记15表示第一层布线，附图标记20表示第一层布线的盖层，附图标记23表示第二层布线阻挡金属层，附图标记25表示第二层布线，并且附图标记30表示第二层布线的盖层。另外，在存储器电路部分中，与第一层布线15同时形成位线19。在这里，在与第一层布线15同一层中形成位线19，像第一实施例一样。另外，在第八实施例中，不存在日本未经审查的专利申请NO.2004-342787等等中发现的仅具有位线的布线层。
另外，在存储器电路部分中，与第二层布线25同时形成列解码布线18。尽管在第八实施例中列解码布线18与第二层布线25同时形成，但是本发明不限于此。例如，可以形成行解码布线17代替列解码布线18。例如，在这样的情况下，没有与第二层布线25同时形成的列解码布线18可以被形成在第六层中。
在图34A和图34B中，接触层之间的绝缘层1是二氧化硅层，接触插塞4由钨形成，并且接触阻挡金属层3是氮化钛/钛的层压层。另外，第一层的层间绝缘层11和第二层的层间绝缘层21是低介电常数绝缘层并且是SiOCH层，更加具体地，MPS层。第一层布线阻挡金属层13是钽/氮化钽的层压层，并且第一层布线15由铜形成。另外，第一层布线的盖层20和第二层布线的盖层30是SCC层。另外，像MPS层一样，M.Ueki等的IEEE IEDM，第973-976页(2007)中公布的内容也可以用于SCC层。SCC层是一种SiOCH层并且具有对于铜扩散的抵抗性。形成第二层布线25和第三层布线35的方法与第一实施例中的相同。
同样在第八实施例中，具有单层的绝缘层被用作层间绝缘层和盖层。然而，多种绝缘层的层压结构也可以被用作层间绝缘层和盖层，像第一实施例一样。例如，SiOCH层和MPS层的层压结构可以被用作层间绝缘层，并且SiC层和SiCN层的层压结构可以被用作盖层。
同样在第八实施例中，电容元件90的结构被形成为其中具有不同直径的柱体被相互连接的形状，像第三实施例一样。第八实施例与第三实施例的不同之处在于没有通过第一层布线15执行与下电极的连接而是通过位于下层的接触插塞4执行与下电极的联接。因此，在第八实施例中，当在第三实施例中形成第一层布线15时，第一层布线没有被形成在下电极要被连接的区域中(在附图中未示出)。
形成电容元件90的过程是以第三实施例中的过程为基础。第八实施例与第三实施例的不同之处在于当通过干法蚀刻形成电容元件开口A88时，蚀刻第一层布线层的盖层20和第一层的层间绝缘层11从而暴露由钨形成的接触插塞4。当形成电容元件开口A88时，通过干法蚀刻交替地蚀刻层间绝缘层和盖层。在这样的情况下，在第八实施例中，由于像第三实施例一样MPS层被用作层间绝缘层并且SCC层被用作盖层，所以使用其中层压SiOCH层的结构。因此，通过对加工的研究能够获得令人满意的电容元件开口的形状。
后续工艺与第三实施例中的相同。在这样的情况下，由于已经蚀刻第一层布线层的盖层20和第一层的层间绝缘层11，所以当形成电容元件开口B89时不需要回蚀第一层布线的盖层20。
然后，像第一实施例一样形成在第四层布线45之后的上布线和电容元件90。因此，完成半导体集成电路。
在第八实施例中，被称为执行下电极接触的布线的被电气地连接至电容元件90的下电极(下电极层91)的布线(下电容器布线)还用作被连接至晶体管的扩散层7的接触插塞4。因此，下电极位于与上述集成电路的第一层布线15同一层中。为此，与下电极被形成在第一层布线15的上方的情况相比，确保电容元件90的电容变得更容易。另外，由于下电容器布线还用作被连接至晶体管的扩散层的接触插塞，因此在最多到接触插塞4的范围被设计为晶体管参数的情况和电容元件90被一起提供的情况下没有必要改变参数。同时，由于与现有技术类似地，在钨的上方形成电容器接触，所以没有必要考虑通过在形成电容元件90的工艺中暴露不同种类的材料对性能的影响。具体地，当形成下电极时没有暴露Cu，所以作为下电极的Cu阻挡特性变得没有必要。因此，诸如TaN的具有Cu的阻挡特性的阻挡金属层，不需要用于下电极。
在第八实施例的修改中，如图35A和图35B中所示，在存储器电路区域中，板线布线(在存储器电路区域中形成的第四层布线45)不具有布线形状而是完全地覆盖柱体电容器部分的上部从而变成超宽布线。另外，板线布线被掩埋到圆柱体的内部作为布线材料。例如，板线布线的布线形状可以具有以预定的距离插入的缝的宽布线形状。
左侧的图35A示出存储器电路区域的截面图，并且右侧的图35B示出逻辑电路区域的典型的截面图。在图35A和图35B中，构造几乎与图34A至图34C中所示的构造类似。没有示出旋转了90°的结构但是几乎与图34A至图34C中的结构相同。
同样在此实施例中，像第一实施例一样，电容元件90的结构被形成为其中相互连接具有不同直径的柱体的形状。另外，电容元件90的结构与第八实施例中的相同，并且形成电容元件90的方法也与第八实施例中的相同。修改与第八实施例的不同之处在于在形成第四层布线45之前，增加移除柱体中的绝缘层的工艺(在附图中未示出)。在形成逻辑电路部分的第四层布线之后的工艺与第三实施例中的相同。
(第九实施例)
图36A和图36B是示出根据本发明的第九实施例的半导体器件的截面图。左侧的图36A示出存储器电路区域的截面图，并且右侧的图36B示出逻辑电路区域的典型的截面图。在图36A和图36B中，以与第一实施例中相同的方式提供通过使用形成集成电路的典型的方法生成的MOS晶体管9。此外，在第九实施例中，像已知技术一样，如作为现有技术的图33A和图33B中所示的，在接触相关绝缘层1的上方形成升高绝缘层A111。在升高绝缘层A111中，形成位线19和升高布线插塞A112。形成位线19和升高布线塞A112的方法可以通过通常已知的技术形成。由于位线19被形成在第一层布线15的下层中，所以位线19被称为第0层布线。
例如，通过微影技术和蚀刻技术将用作位线的钨层和氮化钛层的层压层加工成位线图案。然后，形成升高绝缘层A111，并且通过CMP技术使由位线19引起的电平差变平。再次使用微影技术和蚀刻技术形成用于形成升高布线插塞A112的连接孔。然后，氮化钛层和钨层的层压结构被形成为被掩埋在连接孔中，并且通过CMP技术移除多余部分。
以上是形成示例中的一个。在这样的情况下，二氧化硅层通常用于升高绝缘层A111。作为升高绝缘层A111，当形成升高布线塞A112时能够耐受工艺温度的绝缘层是优选的。此外，作为形成位线19的方法，还可能的是，在形成升高绝缘层A111，并且然后开口用于与要被连接至位线19的接触插塞4的连接的连接孔之后以上述形成方法形成位线19。
在形成位线19和升高布线插塞A112之后，通过当在第一实施例中形成第三层布线和第四层布线时使用的技术形成图36A和图36B中所示的第一层布线15和第二层布线25。然而，在图36A和图36B中，由于第一层布线15不具有通路层，所以不需要形成通路层的工艺。
在形成第二层布线25之后，通过也在第一实施例中描述的技术形成电容元件90。在第九实施例中，不同于第一实施例，在形成第二层布线25的盖层30之后，第三层的层间绝缘层31被形成为具有等于或者小于与通路层相对应的厚度的厚度。然后，形成硬质掩膜绝缘层94。然后，为了以与第一实施例中相同的方式形成电容元件90，形成下电极层91并且形成电容器绝缘层92和上电极层93。
在第九实施例中，不同于第一实施例，在形成上电极层93之后形成变成板线117的金属材料。例如，它是钨层。金属材料层的厚度被设置为表面高度低于第三层的布线层的表面的高度。
在这里，通过当形成位线19时使用的相同的技术加工作为板线的板线117、上电极层93、电容器绝缘层92以及硬质掩膜绝缘层94。然后，形成第三层的层间绝缘层B131。与第一实施例类似地，在存储器电路部分中，由于电容元件90的存在导致在存储器电路部分和逻辑电路部分之间出现电平差。因此，通过诸如CMP的技术对其进行平坦化。平坦化之后的第三层的层间绝缘层B131的厚度被设置为第三层布线35的上表面的高度。
然后，以与第一实施例中相同的方式，形成硬质掩膜绝缘层(在附图中未示出)并且形成第三层布线35。
在第九实施例中，假定钨层被用作板线的示例。然而，还可以应用在第一实施例中图14A至图14C或者第八实施例的修改中图35A和图35B中示出的板线布线的形状。
在第九实施例的示例中，与第一至第八实施例相比较，逻辑电路部分的布线结构是特殊，其接近已知的结构。因此，很难使逻辑电路部分的设计参数与其中存储器电路部分没有与逻辑电路部分仪器提供的普通逻辑LSI的设计参数完全相匹配。然而，能够使设计参数接近于已知技术的设计参数。类似地，与已知的技术相比较，能够有效地利用多层布线结构的层的数目。第九实施例的有利之处在于由于结构比较接近于已知技术因此能够容易地形成该结构。毫无疑问地，像其它的实施例一样，获得通过将电容元件布置在多层布线的多层的上方获得的效果。
(第十实施例)
图44至图46是示出根据本发明的第十实施例的半导体器件的平面布局图。
图示出第一实施例的存储器电路区域中的典型的器件结构。在下面的描述中将不会重复布线的诸如特别是板线的部分和其它布线的描述。
要成为字线的栅电极8和位线19彼此正交。平行于列(Y)解码线18并且以线性形状形成位线19。柱体形状的电容元件90被形成为矩形形状。在第十实施例中，列解码布线被布置为位线19与列解码布线18的比率是3∶1。位线19对列解码布线18的放置比率可以是16∶1，64∶1，或者更大。在第十实施例中，通过以线性形状(矩形形状)形成位线19，能够以矩形形状形成柱体形状的电容元件90。因此，包括光学近似校正的暴露和诸如干法蚀刻工艺的形成工艺变得简单。尤其在32nm和28nm的下一代技术中，光学近似校正变得复杂。为了增加每单位面积的位密度或者获得如所设计的形状，以简单的矩形形状或者线性形状形成每个元件图案是非常有利的。
图44是其中确保电容单元接触120和电容接触119的余裕的电容元件90的平面布局中的布局图。另一方面，图45是其中在电容元件90的外周边侧切割余裕的布局图。在图45的布局中，与图44的布局相比较能够提高位密度。在图45中所示的布局中，在某一个方向中不存在电容单元接触和电容接触119的余裕，从而在形成期间产生的未对准可能增加电阻。
从图44的布局改变为图46中所示的扩散层7的布局。尤其在图46的布局中，当采用转回(turned-back)位线系统时，能够增加每单位面积的位密度。
图44至图46示出存储器电路区域的外周围的用作减少字线的电阻的所谓的字线分路布线的第五层布线55，和接触字线的字线接触121。图44和图45是示出其中示出字线接触121的平面结构的平面图。如第十实施例的逻辑电路区域一样，从第五层布线到第一层布线通过层叠形状通路连接字线接触121。另外，第一层布线通过接触插塞4连接至栅电极8。在诸如每16个位线，256个位线，以及512个位线的每特定数目的位线的位线处形成字线接触121，并且该字线接触121被形成在存储器电路区域的外周边处。
图47示出其中扩散层7相对于位线19倾斜，从而被形成为与图44、图45以及图46中的平行四边形形状相类似的修改的六边形的平面布局图的示例。在第十实施例中，通过以修改的六边形形状形成扩散层7，与图44、图45以及图46中所示的实施例相比较，能够增加每单位面积的位的数目。另一方面，通过将这样倾斜的形状安装在布局图案上，扩散层7的暴露工艺会复杂。
(第十一实施例)
图48是示出根据本发明的第十一实施例的半导体器件的平面布局图。
图48示出第一实施例的存储器电路区域中的典型的器件结构。在下面的描述中将不会重复布线的诸如特别是板线的部分和其它布线的描述。
要成为字线的栅电极8和列(Y)解码布线18彼此正交。平行于列(Y)解码线18形成位线19。位线19的一部分被形成为相对于列(Y)解码布线18倾斜以便于绕过电容接触119和位线接触118。倾斜的部分存在于图48中的第五层布线55的下面，其中未示出倾斜的部分。在第十一实施例中，位线19与列解码布线18的放置比率是3∶1。位线19与列解码布线18的放置比率可以是16∶1，64∶1，或者更大。
扩散层7被相对于位线19倾斜，从而被形成为与平行四边形形状相类似的修改的六边形形状。另外，柱体电容器90被形成为修改的六边形形状。因此，能够增加每单位面积的位的数目。图48示出存储器电路区域的外周边的用作减少字线的电阻的所谓的字线分路布线的第五层布线55，和接触字线的字线接触121。图48是示出其中示出字线接触121的平面结构的平面图。如第十实施例的逻辑电路区域一样，通过堆叠的形状的通路从第五层布线到第一层布线连接字线接触121。另外，第一层布线通过接触插塞4连接至栅电极8。在诸如每16个位线，256个位线，以及512个位线的每特定数目的位线的位线处形成字线接触121，并且该字线接触121被形成在存储器电路区域的外周围处。
此外，理所当然的是，在其中内容不相互冲突的范围内可以组合上述实施例和多个修改。另外，尽管在上述实施例和修改中具体地描述了每个部分的结构等等，但是结构等等可以在满足本申请的发明的范围内进行各种修改。
显然的是，本发明不限于上述实施例，并且在不脱离本发明的范围和精神的情况下可以进行修改和变化。