IDD=VDDR1+R2+VDDR3+RN1]]> 式中RN1是NMOS N1的导通电阻，通常远小于R3，可忽略。因此
IDD=VDDR1+R2+VDDR3]]>
为了降低功耗，R1、R2和R3的电阻值必须很大。假设VDD＝3V，要求IDD＜1uA，则要求R1+R2＞6MΩ，R3＞6MΩ。在通常的CMOS工艺中，12MΩ的电阻将会占用非常大的芯片面积。
【发明内容】
本发明所要解决的技术问题是提供一种上电复位电路，能够采用简单的电路结构，可以降低工作电流，同时减少所占用芯片的面积。
为解决上述技术问题，本发明上电复位电路的技术方案是，包括电压分压部分和电压检测部分，所述电压分压部分包括在电源端和地之间串联的至少两个NMOS管，其中每个NMOS管的栅极与其各自的漏极相连接，第一个NMOS管的漏极接电源端，后一个NMOS管的漏极连接前一个NMOS管的源极，最后一个NMOS管的源极接地，所述电压检测部分包括又一个NMOS管和一个PMOS管，所述PMOS管的源极接到电源端，栅极接地，漏极接电压检测部分的NMOS管的漏极，该NMOS管的源极接地，栅极连接到电压分压部分中除第一个NMOS管的其它任意一个NMOS管的漏极，所述PMOS管的漏极连接一个反相器的输入端，所述反相器的输出端为所述上电复位电路的输出端。
本发明通过采用串联的NMOS管代替现有的分压电阻，其电路结构非常简单，并且降低了工作电流，同时减少了所占用芯片的面积。
【附图说明】
下面结合附图和实施例对本发明作进一步详细的说明：
图1为现有的上电复位电路的电路图；
图2和图3为本发明上电复位电路实施例的电路图。
【具体实施方式】
本发明公开了一种上电复位电路，如图2所示，包括电压分压部分和电压检测部分，所述电压分压部分包括在电源端和地之间串联的至少两个NMOS管，其中每个NMOS管的栅极与其各自的漏极相连接，第一个NMOS管的漏极接电源端，后一个NMOS管的漏极连接前一个NMOS管的源极，最后一个NMOS管的源极接地，所述电压检测部分包括又一个NMOS管和一个PMOS管，所述PMOS管的源极接到电源端，栅极接地，漏极接电压检测部分的NMOS管的漏极，该NMOS管的源极接地，栅极连接到电压分压部分中除第一个NMOS管的其它任意一个NMOS管的漏极，所述PMOS管的漏极连接一个反相器的输入端，所述反相器的输出端为所述上电复位电路的输出端。
本发明另一实施例如图3所示，其电压分压部分包括在电源端和地之间串联的3个NMOS管N2、N3和N4，其中每个NMOS管的栅极与其各自的漏极相连接，NMOS管N4的漏极通过一个电阻R3接到电源端，NMOS管N3的漏极连接NMOS管N4的源极，NMOS管N2的漏极连接NMOS管N3的源极，NMOS管N2的源极接地，所述电压检测部分包括NMOS管N5和PMOS管P1，所述PMOS管P1的源极接到电源端，栅极接地，漏极接NMOS管N5的漏极，NMOS管N5的源极接地，栅极连接到NMOS管N2的漏极，所述PMOS管P1的漏极连接一个反相器I2的输入端V4，所述反相器I2的输出端为所述上电复位电路的输出端。
如图3所示的电路仅为本发明地一个实施例，电压分压部分节点V3和地之间串联的NMOS个数不限于1个，也可以是多个NMOS串联；节点V3和电阻之间的NMOS个数不限于2个，也可以是1个或多个；串联的电阻R3也可以去除。上电复位电平值决定分压电路的上下晶体管数目比例，电阻R3可以对分压电平的详细值进行调整。
本发明上电复位电路工作过程如下：
在上电过程中，电源电压VDD由0V逐渐升高，电压分压部分产生的待测电压V3也从0V逐渐升高，且与电源电压VDD保持一定的比例。当电压V3小于NMOS管N5的阈值电压VT5时，NMOS管N5关断。而PMOS管P1由于其栅极接地，其始终处于导通状态。此时电压V4为高电平，经反相器I2输出一个低电平的复位信号。
当电源电压VDD上升到一定值时，待测电压V3大于NMOS管N5的阈值电压VT5，NMOS管N5导通。由于NMOS管N5的导通电阻远小于PMOS管P1的导通电阻，因此电压V4位低电平，经反相器I2输出一个高电平的复位信号。
综上所述，本发明通过采用串联的NMOS管代替现有的分压电阻，其电路结构非常简单，并且降低了工作电流，同时减少了所占用芯片的面积。