浅沟槽隔离区的形成方法及NMOS晶体管的制造方法 【技术领域】
本发明涉及半导体制造技术领域，特别涉及一种浅沟槽隔离区的形成方法及一种NMOS晶体管的制造方法。
背景技术
在半导体制造技术中，为了使在半导体衬底上制造的不同的半导体器件之间电绝缘，通常在半导体衬底上的不同的半导体器件之间形成浅沟槽隔离区(STI)。STI的形成方法通常包括：首先在半导体衬底上刻蚀沟槽，在沟槽内填充绝缘介质，直到沟槽内填充满，然后进行快速热处理(RTP)使绝缘介质层更致密，使沟槽内的绝缘介质内的应力均匀分布；接着进行平坦化，去除半导体衬底上的绝缘介质和沟槽顶部的绝缘介质，直到露出半导体衬底，使半导体衬底和沟槽顶部处于同一平面，从而形成STI。
例如在公开日为：2007年6月13日，公告号为：CN1979798，名称为：实现STI的工艺方法的中国专利申请中，公开了一种实现STI的工艺方法。如图3所示，采用现有的STI工艺，至少包括以下步骤：浅沟槽10刻蚀、高密度等离子体膜20淀积、CMP研磨；其中，在高密度等离子体膜淀积之后，追加成长一层平坦化的膜层30，然后再进行热处理，进行热处理后再实施CMP研磨。
然而随着半导体制造技术中，半导体器件的尺寸逐渐减小，栅极的临界尺寸逐渐减小，栅极变得越来越短越来越窄，栅极下半导体衬底中源极区和漏极区之间的导电沟道也变得越来越短和越来越窄，然而在对利用上述方法制造的半导体器件的测试中发现随着器件尺寸的缩小，从MOS器件的漏极区流向半导体衬底的漏电流逐渐增大，图1和图2为对采用现有技术制造的NMOS器件进行测试的实验数据，图1中横坐标为导电沟道长度方向的有源区(AA)总宽度，纵坐标为NMOS器件的漏极区流向基体的漏电流，曲线720为利用现有技术的方法制造的NMOS器件。图2中横坐标为导电沟道宽度方向的有源区(AA)总宽度，纵坐标为NMOS器件的漏极区流向半导体衬底的漏电流，曲线820为利用现有技术的方法制造的NMOS器件。通过测试发现采用现有技术制造的NMOS器件的漏极区流向半导体衬底的漏电流很大，尤其在导电沟道长度小于0.06um，导电沟道宽度小于0.5um的NMOS器件中更为明显，所述漏电流使得MOS器件的性能变差。
【发明内容】
为了解决上述问题，本发明提供了一种浅沟槽隔离区的形成方法，减小了MOS器件源极区或漏极区流向半导体衬底的漏电流，提高了半导体器件的性能。
本发明的一种浅沟槽隔离区的形成方法，包括步骤：提供半导体衬底；对半导体衬底刻蚀形成沟槽；在沟槽内填充绝缘物质；进行退火，退火温度小于1000度；进行平坦化，露出半导体衬底。
可选的，退火温度为0度至500度。
可选的，在沟槽内填充绝缘物质步骤包括：形成覆盖沟槽侧壁和底面的沟槽衬垫氧化物层；淀积填充氧化物层，直到沟槽被填充氧化物层覆盖。
可选的，所述淀积填充氧化物层利用低压化学气相淀积。
相应的本发明还提供了一种NMOS晶体管的制造方法，包括步骤：
提供半导体衬底；
对半导体衬底刻蚀形成沟槽；
在沟槽内填充绝缘物质；
在1000度以下进行退火；
进行平坦化，露出半导体衬底，
在半导体衬底上形成栅极，在栅极两侧的半导体衬底中形成源极区和漏极区。
可选的，栅极的宽度小于或等于65nm。
可选的，退火温度为0度至500度。
可选的，在沟槽内填充绝缘物质步骤包括：形成覆盖沟槽侧壁和底面的沟槽衬垫氧化物层；淀积填充氧化物层，直到沟槽被填充氧化物层覆盖。
可选地，所述淀积填充氧化物层利用低压化学气相淀积。
上述技术方案的优点是：
上述一个技术方案在沟槽内填充绝缘介质步骤后的退火步骤中，调整退火的温度，从而减小沟槽内的绝缘介质对沟槽侧壁的压应力，从而减小了从漏极区流向半导体衬底的漏电流，因此提高了半导体器件的性能。
【附图说明】
图1至图2为利用现有方法制造的NMOS晶体管的试验数据图。
图3为现有技术中一种STI的形成方法；
图4为本发明的浅沟槽隔离区的形成方法实施例的流程图；
图5至图7为本发明的浅沟槽隔离区的形成方法实施例的示意图；
图8为本发明的NMOS晶体管的制造方法实施例的流程图；
图9为本发明形成的NMOS晶体管结构示意图；
图10至图11为利用本发明的浅沟槽隔离区的形成方法制造的NMOS晶体管和利用现有方法制造的NMOS晶体管的测试比较图。
【具体实施方式】
通常在STI的形成过程中，在沟槽内填充完绝缘介质之后，会对绝缘介质进行退火处理，使沟槽内的绝缘介质更致密，并减小应力在绝缘介质内的不均匀分布。但是由于退火可以使绝缘介质更致密，因此经过发明人的测试，认为绝缘介质变得更致密的同时也增大了对沟槽侧壁的压应力。因为在两个相邻沟槽之间的区域为有源区，用来制造MOS器件，因此绝缘介质对沟槽侧壁的压应力增大，也就是对有源区的压应力增大，从而使得有源区和半导体衬底之间的压应力增大，NMOS器件的漏极区流向半导体衬底的漏电流也增大。在大尺寸的MOS器件中，例如栅临界尺寸为90nm及以上的MOS器件，因为源极区和漏极区之间的导电沟道较宽、较长，但是随着半导体器件的尺寸逐渐减小，栅极的临界尺寸逐渐减小，栅极变得越来越短越来越窄，导电沟道也变得越来越短和越来越窄，从而通过实验发现，MOS器件的漏极区流向半导体衬底的漏电流逐渐增大，从图1和图2可以看出，当栅临界尺寸小于或等于65nm时NMOS器件的漏极区流向半导体衬底的漏电流很大，从而使MOS器件特性变差。
因此本发明提供了一种浅沟槽隔离区的形成方法，包括步骤：提供半导体衬底；对半导体衬底刻蚀形成沟槽；在沟槽内填充绝缘物质；进行退火，退火温度小于1000度；进行平坦化，露出半导体衬底。
其中，退火温度为0度至500度。
其中，在沟槽内填充绝缘物质步骤包括：
形成覆盖沟槽侧壁和底面的沟槽衬垫氧化物层；
淀积填充氧化物层，直到沟槽被填充氧化物层覆盖。
其中，所述淀积填充氧化物层利用低压化学气相淀积。
一种NMOS晶体管的制造方法，包括步骤：
提供半导体衬底；
对半导体衬底刻蚀形成沟槽；
在沟槽内填充绝缘物质；
在1000度以下进行退火；
进行平坦化，露出半导体衬底，
在半导体衬底上形成栅极，在栅极两侧的半导体衬底中形成源极区和漏极区。
其中，栅极的宽度小于或等于65nm。
其中，退火温度为0度至500度。
其中，在沟槽内填充绝缘物质步骤包括：
形成覆盖沟槽侧壁和底面的沟槽衬垫氧化物层；
淀积填充氧化物层，直到沟槽被填充氧化物层覆盖。
其中，所述淀积填充氧化物层利用低压化学气相淀积。
下面结合附图对本发明的具体实施方式做详细的说明。由于本发明涉及STI的填充过程，因而下面的描述中，除STI填充步骤以外的工艺步骤仅仅是为了配合说明本发明的方法而引入的，并不能构成对本发明的保护范围的限制，而且，下面所描述的除STI填充以外的工艺步骤并不仅仅限于下面的描述，也可采用本领域技术人员所习知的其它工艺。
实施例一
参考图4至图7。
S110：提供半导体衬底100。
提供半导体衬底100，所述半导体衬底100可以是单晶硅、多晶硅或非晶硅；所述半导体衬底100也可以是硅、锗、砷化镓或硅锗化合物；该半导体衬底100还可以具有外延层或绝缘层上硅结构；所述的半导体衬底100还可以是其它半导体材料，这里不再一一列举。
在半导体衬底100上具有介质层101，该介质层101由在半导体衬底100上依次形成的氧化硅衬垫层102和氮化硅层103构成，其中氮化硅层103也可以是氮化硅或氮氧化硅的混合物。氧化硅衬垫层102作为半导体衬底100和氮化硅层103之间的过渡层，其厚度可以为50埃-100埃。氮化硅层103具有较高的致密程度，可以作为后续的化学机械研磨(CMP)的研磨停止层。图案化上述氮化硅层103以露出对应沟槽位置的半导体衬底100。
S120：对半导体衬底刻蚀形成沟槽104。
利用氮化硅层103作为掩膜在衬底100中刻蚀出沟槽104。可以利用在半导体衬底100上旋涂光刻胶层，然后图案化光刻胶层，露出对应沟槽104的位置的半导体衬底100，利用图案化的光刻胶层作为掩膜在衬底100中刻蚀出沟槽104。
所述刻蚀可以利用本领域技术人员熟知的方法进行刻蚀，例如利用等离子干法刻蚀。
S130：在沟槽104内填充绝缘物质108。
在该步骤中还可以包括，首先形成覆盖沟槽104侧壁和底面的沟槽衬垫氧化物层106，可以采用下列方法：清洗去除沟槽104内的氧化物，然后置于高温氧化设备内，在沟槽104侧壁及底部生长一层衬垫氧化层106，厚度为50埃-150埃，该衬垫氧化层106作为绝缘物质108和沟槽104侧壁以及底部之间的过渡层，从而使沟槽104和绝缘物质108之间可以更好的连接。
在半导体衬底表面以及沟槽内淀积绝缘物质108，直到沟槽104全部被填充满。本发明中利用低压化学气相淀积(LPCVD)、等离子体气相淀积(PCVD)方法，绝缘物质108可以为氧化硅。例如在本发明的一个实施例中，采用LPCVD的方法，工艺参数为：反应腔压强为1×102Pa，反应温度为600度-800度。在上述工艺参数下热分解TEOS，从而生成二氧化硅(SiO2)。因为LPCVD较高压化学气相淀积(HPCVD)生成的绝缘物质108密度小，因此沟槽104内的绝缘物质108对沟槽104侧壁的压应力较小。因为在两个相邻沟槽104之间的区域为有源区，用来制造MOS器件，因此减小了沟槽104对沟槽侧壁，也就是有源区的压应力。
S140：在1000度以下进行退火。
淀积绝缘物质108之后在1000度以下，例如800度、500度、300度、200度、100度、50度、30度进行退火，可以利用快速退火、炉子热退火等。在本实施例中利用快速热退火，工艺参数为：退火温度为0度-100度，时间为0-10分钟。退火步骤可以调整绝缘物质108的分子的分布，使绝缘物质108更致密，应力分布更均匀，但是过高的退火温度使得绝缘物质108的致密程度过大，因此使得沟槽104内的绝缘物质108对沟槽104侧壁的压应力也很大。因为在两个相邻沟槽104之间的区域为有源区，用来制造MOS器件，因此也就增大了沟槽104对有源区的压应力。所以实施例中采用了较低的退火温度，从而使绝缘物质108的致密程度降低，从而减小了沟槽104对有源区的压应力。
一般来说，对于NMOS晶体管，在漏极区和半导体衬底之间存在漏电流，而有漏极区和半导体衬底之间的压应力会增加所述漏电流，因此本发明通过减小沟槽104对有源区的压应力，从而也就减小了漏极区和半导体衬底之间的压应力，使得NMOS器件的漏极区流向半导体衬底内的漏电流减小。
S150：进行平坦化，露出半导体衬底。
对具有绝缘物质108的半导体衬底100进行化学机械研磨(CMP)，去掉半导体衬底100上的绝缘物质108、氧化硅衬垫层102和氮化硅层103，露出半导体衬底100，使沟槽108的顶部和半导体衬底100齐平。该步骤可以采用本领域技术人员熟知的方法进行。
除此之外，发明人还发现如果取消退火的步骤，也可以减小STI的沟槽对侧壁的压应力，从而减小栅极的漏电流。
实施例二
参考图8至图9。
NMOS晶体管的制造方法的实施例包括S110-S140的形成STI的步骤，因此不再赘述，除此之外还包括步骤：
S160：在半导体衬底100上形成栅极110，在栅极110两侧的半导体衬底中形成源极区112和漏极区114。
该步骤可以采用本领与技术人员熟知的方法，例如在半导体衬底100上，两个相邻STI之间的部分形成栅氧层和栅氧层上的栅层，对栅层和栅氧层进行刻蚀，形成栅极110。利用离子注入的方式形成源极区112和漏极区114。从而形成图8所示的NMOS晶体管。
随着半导体器件的尺寸逐渐减小，栅极110的临界尺寸逐渐减小，例如对于65nm工艺，栅极110的长度为65nm。然而对于栅极110的长度为65nm或小于65nm的MOS器件，栅极110下的导电沟道116的长度也缩小到了小于或等于0.06um。然而随着导电沟道116的缩短，尤其对于65nm及以下工艺的NMOS晶体管来说，STI对有源区的应力，使得MOS器件的漏极区流向半导体衬底内的漏电流增大。
图10和图11为对采用现有技术和本发明制造的NMOS器件进行测试的实验数据，图9中横坐标为导电沟道长度方向的有源区(AA)总宽度，纵坐标为NMOS器件的漏极区流向半导体衬底的漏电流，曲线710为利用本发明的方法制造的NMOS器件，曲线720为利用现有技术的方法制造的NMOS器件。图10中横坐标为导电沟道宽度方向的有源区(AA)总宽度，纵坐标为NMOS器件的漏极区流向半导体衬底的漏电流，曲线810为利用本发明的方法制造的NMOS器件，曲线820为利用现有技术的方法制造的NMOS器件。通过测试发现采用本发明和现有技术相比，制造的NMOS器件的NMOS器件漏极区流向半导体衬底的漏电流大大下降，尤其在导电沟道长度小于0.06um，导电沟道宽度小于0.5um的NMOS器件中这种改进更为明显。
因此在本实施例中，将上述NMOS晶体管的制造方法应用于栅极的长度小于或等于65nm，栅极的宽度小于或等于650nm的NMOS晶体管的制造中，对于65nm及以下工艺的NMOS晶体管取得了较好的改进，大大减小NMOS器件的漏极区流向半导体衬底的漏电流，提高了NMOS晶体管的特性。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。