半导体器件及其制造方法 【技术领域】
本发明通常涉及半导体器件及其制造方法，并且更具体地涉及在体硅晶片(bulk silicon wafer)中形成掩埋绝缘膜的方法以及使用所述方法制造的半导体器件。
背景技术
由于制造半导体器件的工艺是精细控制的，所以在制造具有由一个晶体管和一个电容器构成的单位存储单元的动态随机存取存储器(DRAM)中存在许多技术性难题。在所述技术性难题中，最难的是改善短沟道效应特性同时保持足够的数据保持时间，以及使在窄区域中的介电损耗特性最小化同时制造具有足够电容的电容器。尤其是，具有DRAM运行所需要的足够电容并且可确保可靠性的电容器的制造工艺存在技术限制并且是非常难的工艺技术。为了解决这种问题，对于使用晶体管浮体(floatingbody)效应的1T DRAM已经进行了广泛范围的研究。(1T DRAM是在作为绝缘体上硅(SOI)晶体管固有部分的寄生体电容器中存储数据的“无电容器”位单元(bit cell)设计)。
同时，常规的1T-1C DRAM(“一个晶体管，一个电容器”DRAM)在电容器中存储电荷，而由于当在晶体管体内存储电荷时由于阈值电压变化，所以1T DRAM用作存储器。通常，使用绝缘体上硅(SOI)晶片制造构成1T DRAM的存储单元的晶体管。然而，由于SOI晶片贵，所以经济效率低。此外，在SOI晶片上还必须提供用于1T DRAM的存储单元运行的外部电路。
为了克服SOI晶片的低经济效率，提出使用体硅晶片制造1T DRAM的方法。在该方法中，为了实现浮体单元，在深N-型阱中形成P-型阱以产生待浮动的浮体。然而，在这种方法中，由于使用体硅晶片而不是贵的SOI晶片，所以可相对改善经济效率，但是由于从N-型阱和P-型阱之间界面产生漏电流，所以不能确保足够的数据保持时间。
【发明内容】
因此，本发明提供制造适合于采用体硅晶片而不是贵的SOI晶片的半导体器件的方法。
本发明还提供在硅衬底优选体硅晶片中形成掩埋绝缘膜以在半导体器件中形成浮体单元的方法，所述半导体器件优选为具有由一个晶体管构成的单位存储单元的1T DRAM。
制造根据本发明的半导体器件的方法包括：(a)在半导体衬底上形成缓冲层；(b)在第一方向上图案化所述缓冲层，以形成具有侧表面并彼此间隔预定间距的缓冲层图案；(c)在所述缓冲层图案之上和之间形成半导体外延层；(d)在与所述第一方向交叉的第二方向上在所述半导体外延层中形成第一沟槽，以暴露所述缓冲层图案的侧表面；(e)选择性地移除由所述第一沟槽暴露的所述缓冲层图案以形成间隙(space)；(f)在通过移除所述缓冲层图案而形成的所述间隙中形成掩埋绝缘膜，所述半导体外延层的一部分设置在所述掩埋绝缘膜之间；(g)移除在所述掩埋绝缘膜之间设置的所述半导体外延层的一部分，以在所述第一方向上形成第二沟槽；和(h)在所述第一和第二沟槽中形成器件隔离膜。
通过所述方法制造根据本发明的半导体器件。在所述半导体器件中，在所述半导体衬底上形成的半导体外延层优选通过器件隔离膜来水平地隔离，并且优选通过掩埋绝缘膜与半导体衬底垂直地隔离。此处，器件隔离膜的厚度优选深于掩埋绝缘膜。
所述半导体器件优选还包括：在通过所述器件隔离膜和所述掩埋绝缘膜隔离的所述半导体外延层上形成的栅极；在所述半导体外延层中形成的源极区；和在所述半导体外延层中形成的并且与所述源极区间隔的漏极区。在该半导体器件中，源极区和漏极区优选在掩埋绝缘膜上形成，由此源极区和漏极区之间的半导体外延层的一部分可用作浮置沟道体(floatingchannel body)。
【附图说明】
根据以下结合附图作出的详细说明，本发明的上述及其他目的、特征及其他优点将更明显。
图1至7是显示根据本发明的制造半导体器件的工艺的视图，其中图1A、2A、3A、4A、5A、6A和7A是显示半导体衬底的平面图；图1B、2B、3B、4B、5B、6B和7B是显示分别沿着图1A、2A、3A、4A、5A、6A和7A的线I-I截取地半导体衬底的截面图；图4C、5C、6C和7C是显示分别沿着图4A、5A、6A和7A的线II-II截取的半导体衬底的截面图；图4D、5D和6D是显示分别沿着图4A、5A和6A的线II′-II′截取的半导体衬底的截面图；和
图8A-8C是显示使用根据本发明的制造半导体器件的方法形成的浮体单元的一个示例的视图，其中图8A是显示半导体衬底的平面图；图8B是显示沿着图8A的线I-I截取的半导体衬底的截面图；图8C是显示沿着图8A的线II-II截取的半导体衬底的截面图。
【具体实施方式】
以下，参考附图详细描述本发明的优选实施方案。
首先，参考图1A和1B，在优选为体硅衬底的半导体衬底10上形成缓冲层。缓冲层优选包括：可相对于半导体衬底10进行选择性蚀刻的选择性蚀刻层12、和在后续工艺中可用作半导体外延层的籽晶的籽晶层14。如果需要，选择性蚀刻层12可以是唯一用作缓冲层的层，但是为避免由于选择性蚀刻层和半导体外延层之间晶格常数差异而在后续工艺中待形成的半导体外延层中产生缺陷，优选在选择性蚀刻层12上形成籽晶层14。此外，当使用硅衬底作为半导体衬底10时，选择性蚀刻层12优选由SiGe形成，但是本发明不限于此，只要选择性蚀刻层12可相对于半导体衬底10进行选择性地蚀刻即可。此外，选择性蚀刻层12和籽晶层14优选使用外延生长方法形成，在籽层14上形成在后续图案化工艺中将使用的掩模层16。
随后，参考图2A和2B，通过光蚀刻工艺使用掩模层16来图案化缓冲层。由此，缓冲层形成为包括选择性蚀刻层图案12a和籽晶层图案14a的缓冲层图案，所述缓冲层图案通过在第一方向上使缓冲层图案化而形成。缓冲层图案彼此间隔预定间距200。然后，如图3A和3B所示，在上述结构上形成硅外延层即半导体外延层18。具体地，在缓冲层图案之间暴露的半导体衬底10的区域上和在缓冲层图案(即，籽晶层图案14a)上形成硅外延层。此处，在选择性地蚀刻缓冲层图案的后续工艺(即，移除选择性蚀刻层12a的工艺)之后，在半导体衬底10上形成的和介于缓冲层图案之间的部分20支撑硅外延层18。
随后，参考图4A～4D，在与缓冲层图案交叉的方向上即在与第一方向交叉的第二方向上形成第一沟槽300。例如，通过利用光刻工艺和蚀刻工艺部分移除半导体外延层18、籽晶层图案14a和选择性蚀刻层图案12a形成第一沟槽300。这种情况下，为了确保工艺容限，优选第一沟槽300形成至移除半导体衬底10的一部分的深度，但是可形成第一沟槽300以使得选择性蚀刻层图案12a的侧表面通过第一沟槽300而暴露。通过后续的蚀刻工艺选择性地移除由第一沟槽300暴露的选择性蚀刻层图案12a。同时，第二方向优选垂直于第一方向，因此，第一沟槽300优选在其中它们以预定角度(优选直角)交叉缓冲层图案的方向上形成。
然后，参考图5A～5D，将由第一沟槽300暴露的选择性蚀刻层图案12a移除。这种情况下，选择性蚀刻层图案12a优选通过选择性蚀刻工艺移除。尤其是，在其中选择性蚀刻层包括SiGe的情况下，选择性蚀刻层图案12a优选通过湿蚀刻工艺选择性地移除。例如，选择性蚀刻层图案12a可使用其中包含HNO3(70％)、HF(49％)、CH3COOH(99.9％)和H2O的多晶硅蚀刻剂与去离子水相混合的混合溶液来选择性地移除。当选择性蚀刻层图案12a通过湿蚀刻工艺移除时，在半导体外延层18和半导体衬底10之间形成间隙12b。这种情况下，通过在上述工艺中在半导体衬底10上形成和介于缓冲层图案之间的部分20来支撑半导体外延层18。
随后，参考图6A～6D，在通过移除选择性蚀刻层图案12a形成的间隙12b中形成掩埋绝缘膜22。掩埋绝缘膜22优选通过热氧化方法、化学气相沉积方法等形成。这种情况下，掩埋绝缘膜22形成为如下状态：其中暴露第一沟槽300并由此可在第一沟槽300的内壁上形成绝缘层22a。掩埋绝缘膜22优选包括例如以下的三层结构：通过热氧化半导体衬底10和半导体外延层18的表面形成的热氧化膜、通过化学气相沉积形成的衬垫氮化物膜、和通过化学气相沉积形成的氧化物膜。
然后，如图7A～7C所示，在垂直于第一沟槽300的方向上即在第一方向上形成第二沟槽400。这种情况下，通过移除半导体外延层18(优选支撑半导体外延层18的部分20)形成第二沟槽400，如图5B所示。例如，第二沟槽400优选通过光刻工艺和蚀刻工艺形成。在第二沟槽400的形成中，优选使用与在缓冲层图案化工艺中使用的图2A和2B所示的掩模相同的掩模。尤其是，第二沟槽400形成至等于或大于掩埋绝缘膜22的深度，并且为了确保工艺容限，第二沟槽400可通过移除半导体衬底10的一部分来形成。此后，通过在第一沟槽300和第二沟槽400中掩埋绝缘膜来形成器件隔离膜。
在经过上述工艺的半导体器件中，半导体外延层18通过在第一沟槽300和第二沟槽400中形成的器件隔离膜水平地隔离，并且通过掩埋绝缘膜22与半导体衬底10垂直地隔离。图8显示使用根据本发明的制造半导体器件的方法形成的浮体单元的一个实例。
参考图8A～8C，通过将栅氧化物膜施加到由形成在各个第一和第二沟槽300和400中的器件隔离膜300a和400a所隔离的半导体外延层18上以及掩埋绝缘膜22上形成栅极30。此外，在栅极30两侧下方的半导体外延层18中形成源极区和漏极区32和34。此处，通过将杂质引入半导体外延层18，在掩埋绝缘膜22上形成源极区和漏极区32和34。此外，源极区和漏极区32和34彼此间隔，由此在源极区32和漏极区34之间的半导体外延层18的部分18a用作浮置沟道体。尤其是，通过调节半导体外延层的厚度可实现部分耗尽浮置沟道体或完全耗尽浮置沟道体。
通过上述工艺形成的浮体单元的优势在于，掩埋绝缘膜可通过热氧化工艺形成，使得硅和掩埋绝缘膜之间的界面缺陷比使用常规的SOI晶片形成的掩埋绝缘膜和硅之间的界面缺陷少，结果可有效地改善作为1TDRAM的技术性难题之一的数据保持时间。此外，通过上述工艺形成的浮体单元的优势在于：在浮体单元的形成中，可使用体硅晶片而不是常规的贵的SOI晶片，使得可降低半导体器件的生产成本，并且与采用N-型阱和P-型阱形成的常规浮体单元相比，也可以改善单元阵列的数据保持问题。
如上所述，根据本发明，当在体硅晶片而不是常规的SOI晶片中形成掩埋绝缘膜时，可获得和常规SOI晶片相同的效果。尤其是，掩埋绝缘膜可通过热氧化工艺形成，使得硅和掩埋绝缘膜之间的界面缺陷比使用常规SOI晶片形成的掩埋绝缘膜和硅之间的界面缺陷少，结果可有效地改善作为1T DRAM技术性难题之一的数据保持时间。此外，当使用体硅晶片而不是常规的贵的SOI晶片时，可降低半导体器件的生产成本，并且与采用N-型阱和P-型阱形成的常规浮体单元相比，单元阵列的数据保持问题也可以得到改善。
此外，根据本发明，掩埋绝缘膜可通过热氧化工艺或通过沉积工艺形成。此外，当使用常规的SOI晶片时，在SOI晶片上还必须形成邻近于存储器区域的周边电路，但是在本发明中，由于掩埋绝缘膜可仅仅在存储器区域中选择性地形成，用于DRAM的外部电路可直接用作周边电路。
虽然本发明的优选实施方案已经公开用于说明性的目的，本领域技术人员可理解各种改变、增加和替代是可能的，而没有脱离本发明在所附权利要求中公开的范围和精神。