带有降漏电流装置的半导体集成电路器件 本发明一般涉及到半导体设计技术，更确切地说是涉及到用来降低半导体电路中的漏电流的装置和方法。
由于多方面工艺的进展，集成电路(即芯片)在同一个单片器件上含有数百万个晶体管。这就提供了很多优点，包括速度提高和尺寸减小，但随着单个芯片上晶体管数目的增加，各个晶体管所引起的电流就越来越成为问题了。由于同一芯片上的所有晶体管决不会同时都激活，而且理论上晶体管只在其激活过程中才引起电流，故这一问题稍许得到了减轻。但晶体管在不激活时也确实引起小的漏电流。虽然单个晶体管的漏电流大小一般约为几微微安培，但由于单个芯片上晶体管的数目很大，故每个不激活晶体管都引起几微微安就变成了很大的电流。
例如，图1a和1b示出了一个常规P沟金属氧化物半导体(PMOS)晶体管10a和一个相应的电压-电流曲线10b。晶体管10a有一个栅G、一个源S、一个漏D和一个阱W。阱W通常被偏置成与加于源S的电压相同的电压。借助于当电压VGS加于晶体管时在阱W中源-漏结(未示出)之间形成少数载流子的P型沟道(未示出)，晶体管10a就被激活。
在运行中，若电压VGS为负，则晶体管10a被激活并如图10b所示引起漏极电流ID。若电压VGS等于0V，则晶体管10a不激活且漏极电流ID接近0安。然而，由于晶体管10a仍然引起很小的漏电流ILK(由仍处于P沟中的少数载流子造成此电流流过漏-源结)，故漏极电流并不完全达到0安培。
因此，需要有一种使晶体管能工作于漏电流被大幅度减小了的模式中地电路和方法。在美国专利5274601(1993年12月28日)、5408144(1995年4月18日)和5521527(1996年5月28日)中描述了降低漏电流的方法。
因此，本发明提供了降低晶体管在不激活时引起的漏电流的电路和方法。在第一实施例中，电路选择性地将晶体管的栅激励到高于源极电压的电压电平。结果，栅-源电压被反向，使流过晶体管的漏电流大大减小。在第二实施例中，电路选择性地将晶体管的阱偏置到高于正常偏置电压的电压电平。结果，晶体管的电压-电流特性被修正，使漏电流基本上被消除。
用本发明获得的技术优点是它使晶体管能够以典型的电压-电流特性工作于正常模式，或以大大减小了的漏电流工作于待用模式。
图1a是常规晶体管的示意图。
图1b是图1a晶体管的电压-电流曲线。
图2是体现本发明第一实施例的一个电路的示意图。
图3是体现本发明第二实施例的一个电路的示意图。
图4是图3电路中一个晶体管的电压-电流特性图。
图5是采用本发明的一个DRAM方框图。
图6是本发明的另一实施例。
如上所述，图1a和1b分别示出了一个常规晶体管和它的电压电流特性。以下的描述采用诸如晶体管10a的常规晶体管，因而最佳实施例的描述将采用并参照晶体管10a的独立元件和特性。
参照图2，参考号12一般表示体现本发明特点的集成电路的第一实施例。电路12利用一个第一正电源(VPERI)、一个第二正电源(VPP)和一个地电平电源(VSS)，其中VSS＜VPERI＜VPP。为了举例，分别认为VSS、VPERI和VPP等于0V、2.5V和3.6V。电路12包含一个输入信号IN、一个待用信号STB、一个输出信号OUT、二个倒相器14和16、一个通路晶体管18和一个待用晶体管20。倒相器14包括一个P沟金属氧化物半导体(PMOS)晶体管22和一个n沟金属氧化物半导体(NMOS)晶体管24，而倒相器16包含一个PMOS晶体管26和一个NMOS晶体管28。而且，所有的NMOS晶体管18、24、28都有一个VSS偏置的阱，一个PMOS晶体管20的阱为VPP偏置，二个PMOS晶体管22和26的阱为VPERI偏置。
在运行中，当待用信号STB为“高”(VPP)时，电路12处于正常模式且以常规驱动器的形式工作。在输入信号IN处接收的信号被相器14倒相，通过通路晶体管18，被倒相器16再次倒相，并在输出信号OUT处被激励。但当待用信号STB为“低”(VSS)时，电路12进入待用模式。由于待用信号STB为“低”，通路晶体管(第一开关晶体管)18变为不激活，而待用晶体管(第二开关晶体管)20变为激活。此时，倒相器16的输入N1被提高到VPP电压电平(3.6V)。结果，晶体管26的电压VGS变正，由于晶体管26栅极处的电压大于源处电压，减小了晶体管源-漏结沟道中的少数载流子的数目，从而降低了如图1b所示通过晶体管的漏电流(ILK)。
参照图3，参考号30一般表示体现本发明特点的集成电路的第二实施例。电路30采用与电路12(图2)相同的三个电源VSS、VPERI和VPP，且包含相同的信号IN、OUT和STB。电路30还包含二个倒相器32和34以及二个阱偏置晶体管36和38。倒相器32包含一个PMOS晶体管40和一个NMOS晶体管42，而倒相器34包含一个PMOS晶体管44和一个NMOS晶体管46。而且，所有NMOS晶体管38、42、46的阱都是VSS偏置，PMOS晶体管36的阱为VPP偏置，PMOS晶体管40的阱为VPERI偏置。PMOS晶体管44的阱连接于二个其源极分别连接于VPERI和VPP的阱偏置晶体管36和38。
在运行中，当待用信号STB为“高”(VPP)时，电路30处于正常模式并以常规驱动器的形式工作。在输入信号IN处接收到的信号，被倒相器32倒相，再被倒相器34倒相，并在输出信号OUT处被激励。由于待用信号STB为“高”，故阱偏置晶体管36不激活而阱偏置晶体管38激活。结果，PMOS晶体管44的阱被偏置到VPERI(2.5V)并以正常的常规方式工作。但当待用信号STB为“低”(VSS)时，电路30进入待用模式。在待用模式中，阱偏置晶体管38不激活而阱偏置晶体管36激活。结果，PMOS晶体管44的阱被偏置到VPP(3.6V)并以不同的方式工作，如下所述。
参照图4，曲线50包括一个虚线52和一个实线54。虚线52表示VPERI阱偏置的晶体管44的电压-电流特性，同图1的常规晶体管10a正好相像。实线54表示图3中VPP阱偏置的晶体管44的电压-电流特性。借助于将偏置电压VPP(3.6V)加至晶体管44的阱，阱被偏置到高于晶体管的源极电压(源极电压为VPERI电压电平)。结果，晶体管44的电压-电流特性从虚线52所示的常规特性偏移。由于这一偏移，当电压VGS为0V时，相应的漏电流ILK被大幅度减小了。
图5示出了采用本发明的一个DRAM方框图。此图所示的DRAM用半导体电路制造工艺制作在由单片硅构成的单个半导体衬底上。
此DRAM从外部电源端接收3.3V的外部电源电压VDD和0V的地电压VSS。存储器阵列(MARY)1包含字线、数据线对和动态存储单元。在此实施例的DRAM中，存储阵列1的各晶体管被紧凑制作以增大储存量。在减小MOS晶体管的栅极长度的同时，栅氧化膜也被做薄。由此降低了存储阵列1的工作电压，采用了降低了的电压VARY，例如2.0V。衬底偏置电压VBB(-1V)被加于其上制作了MOS晶体管的衬底(阱区)上。
借助于接收外部地址信号A0-Ai，译码器和字线驱动器(DEC/WDRIV)2选择一个预定的字线。对外围电路采用诸如2.5V的降低了的电压VPERI，获得了低的功耗。诸如3.6V的起动电压被用来激励字线。图2和3所示的本发明的电路可用于上述译码器和字线驱动器2中的译码区。
降压电路4、6和7产生上述降低了的电压VPERI、VBB和VARY。降压电路4可略去。此时采用外部电源电压VDD而不是降低了的电压VPERI。升压电路5产生上述提高了的电压VPP。时间发生器(TG)8借助于接收外部控制信号CONT1-CONTn而产生内部控制信号。上述待用信号STB从上述时间发生器(TG)8输出，并被加至上述外围电路。I/O电路(DIO)3(包括一个主放大器、一个写放大器和一个数据I/O缓冲器)被连接于外部I/O端点DQ0-DQi。
图6所示电路示出了本发明的另一实施例。晶体管61、62、65和66对应于图2所示的晶体管26、28、22和24。在图6的实施例中，提供了第一和第二开关晶体管64和63以降低NMOS晶体管62关断时在NMOS晶体管62中流动的漏电流。
在图2所示的电路中，输出信号被固定于“低”(VSS)。相反，在待用态时，输出信号被固定于高电平(VPERI)。在图6中，当待用信号STB为低(VBB)时，PMOS晶体管64开启，NMOS晶体管63关断，并可得到相应于输入信号IN的输出信号OUT。此外，当待用信号STB为高(VPERI)时，电路处于待用态。此时，PMOS晶体管64关断而NMOS晶体管63开启。在待用态过程中，NMOS晶体管62的栅电压(VBB)变成低于源极电压(VSS)。结果，NMOS晶体管62被充分关断，从而减小了漏电流。
虽然已描述了本发明的示例性实施例，但在前述公开中可作修改、改变和取代，而且在某些情况下，无需相应采用其它特点就可应用本发明的某些特点。例如，在寄存器或缓冲器中就能够实现降低漏电流的目的，而用驱动器来进行描述仅仅是为了易于描述而已。而且，NMOS晶体管也会引起漏电流，因而也可能从本发明的应用中获益。最后，还可以加入额外的其它的元件和其它的电路而不改变本发明的范围。因此，应该承认所附的权利要求是广泛的与本发明的范围相符的。