数字式时间继电器.pdf

本发明涉及电力系统继电保护的延时元件，特别适用于由集成电路组成的数字式时间继器。
    目前电力线路运行的继电保护延时元件仍然采用老的电磁型，整流型或晶体管型的时间继电器，在时间的配合、延时的准确性和级差整定、操作等方面都不能满足广大电力用户的需要。尤其是，老式的晶体管型时间继电器采用RC延时方式，由于电阻值的误差，引起精度低、级差大、给用户整定带来极大的困难。

    本发明的目的在于提供一种精确度高、级差小的数字式时间继电器。

    本发明由时钟发生器、计数器、控制电路、数字拨轮开关、直流供电电源等构成。时钟晶振经过分频器分频，输给可编程减法计数器进行计数以达到延时。延时整定数字拨轮开关改变可编程计数器予置端的状态，以达到时间整定。为了克服出口继电器固有动作时间而造成的动作时间误差，设置了补偿回路，并与可编程计数器连接，减少整定时间与实际动作时间的误差。

    图1是本发明的技术方框图。

    图2是本发明的电气原理图。

    如图1所示，本发明包括有晶振、分频、计时、控制、整定、补偿等电路，晶体振荡器的时钟脉冲经分频器分频，由控制电路控制，输出到可编程减法计数器连接的整定，由数字拨轮开关予置计数器状态而达到。补偿回路是为克服出口继电器固有动作时间而造成的动作时间误差。图2电气原理图中，供电电源WD电路由降压电阻R1、R2、R3、稳压管ZD、电容C1，光电隔离器PC和发光二极管LD1，电阻R4、R5、瞬动继电器RY1组成。当外部启动节点K闭合，直流±220V施加于WD电路，由PC-4端输出本装置数字电路所需控制电源。K不闭合，凡乎不耗电，K闭合耗电极小。PC的开通使供电容量大增，满足本装置的供电要求。时钟发生电路ZF由晶体振荡器OSC和电阻R7、电容C2、C3以及门1-2组成，门3-4作为脉冲整形。由于采用高频率地晶体振荡器，不但体积小，而且使ZF产生的时钟脉冲误差小，符合分频器和计数延时的要求。分频电路FP由IC2集成片自身完成，按计数需要，其输出端Q12、Q13、Q14可任选，选择电XL跳线实现。减法计数器由可编程计数器IC3完成，选择LE、KA、KB、KC控制实现可编程计数控制，进行十进、二进制、八进制转换，实现由外部数字整定拨轮开关SW1、SW2、SW3预置延时值整定。当时钟脉冲通过分频器FP选择，输入IC3（双延时加IC5）之CL端，IC3（双延时加IC5）即按已经约定的SW1、SW2、SW3的预置延时数，以输入时钟的速度做减法运算。当减法计数值变零后，IC3（或IC5）输出端Q输出一个驱动信号（该信号保持到外部启动节点断开，并预置值自动恢复），驱动出口电路TK。补偿电路是通过跳线XP，依靠IC3（或IC5）本身功能自动完成，RA-RB（RC-RD）作为补偿和延时整定值的嵌位集成电阻。出口电路TK由晶体管T1（T2）、干簧继电器或小密封继电器RY2（RY3）、出口信号发光二极管D2（R13-15、D3）组成，当计时到信号输入到T1（T2）基极时，动作信号LD2（LD3）亮，RY2带电（RY3），通过RY2（RY3）的接点闭合，完成动作输出的全过程。双延时回路中，通过SW1-3，SW4-5可以完成一个外部启动节点二个不同整定值的延时，为电力系统用户提供了一种新型的整定方式。

    本发明与现有技术相比，具有延时范围广、精度高、级差小、整定方便等优点。