衬底结隔离型硅集成电感及其制法 本发明涉及硅集成电感及制法，属于硅微电子技术。
在硅上做平面电感，早在二十世纪六十年代就被人研究过，当时得出的结论是：在硅集成电路中集成电感是行不通的(R．M．Warner and J．N．Fordemwalt，Eds．，Integrated Circuits，Design Principle and Fabrication．NewYork：McGraw-Hill，1965，P．267．)。直到1990年，Ngnyen和Meyer首次发表文章表明，电感(器)是能够被用于硅集成电路的(N．M．Nguyen and R．G．Meyer，IEEE J．Solid-State Circuits，vol．25，no．4，pp．1028-1031，Aug．1990．)。近年来，由于无线通信技术的迅猛发展，人们越来越希望在射频集成电路中集成电感，以满足低损耗，高集成的要求(J．N．Burghartz，Proc．ESSDERC’97，pp．143-153)。如图1-2所示，硅集成电感通常是平面螺旋形的，由两层金属构成，上面一层做成螺旋形，两层金属之间通过介质孔连接(参照Min Park，Seonghearn Lee，Cheon Soo Kim，Hyun Kyu Yu，and KeeSoo Nam，IEEE Transactions on Electron Devices，vol．45，no．9，pp．1953-1959，Sep．1998)。
进一步的研究还表明，在硅上做电感，由于其高损耗而难以获得高的Q值(品质因素)。损耗主要来源于以下两个方面(J．Craninckx and Michiel S．J．Steyaert，IEEE J．Solid-State Circuits，vol．32，no．5，pp．736-744，May1997．)：(1)金属线的损耗；主要由于高电阻率，薄厚度以及趋肤效应；(2)衬底损耗；由于螺旋形电感产生的磁场会在可导电的硅衬底中诱导出涡流电流，如图3所示，其中B(t)是螺旋电感产生的磁场，Isub是该磁场在硅衬底所诱导的涡旋电流，它导致能量损耗。这两种损耗中，衬底损耗是主要的。为了减小硅衬底损耗，最近人们研究了各种方法，例如，使用厚介质层；将线圈下面的硅腐蚀掉；增加硅表面耗尽层厚度(加直流偏置)；在衬底上用沟槽来减少涡流等等。但是，这些技术并不与常规硅集成电路平面工艺兼容，例如需要进行硅片背面腐蚀，要使用沟槽工艺等，因此不利于集成电路工艺线流片生产。
本发明的目的，是提供一种可以隔断涡流，从而减小损耗的衬底结隔离型硅集成电感。
本发明的另一目的，是提供一种制造所述衬底结隔离型硅集成电感的方法，它具有工艺简单且与常规硅集成电路工艺兼容的特点。
为实现上述目的，本发明提供一种衬底结隔离型硅集成电感，包括在硅上形成的两层金属布线，其中一层金属呈螺旋形，在两层金属之间通过介质孔连接，其特点是，在硅衬底中形成交替间隔的P型和N型区域。
本发明还提供一种衬底结隔离型硅集成电感制法，包括以下步骤：
提供一块硅基片并在其上形成一层氧化层；
形成具有一定图形结构的离子注入窗口；
进行离子注入并隔离推进，使在硅衬底中形成交替间隔的P型和N型区域；
在硅上形成由二层金属布线组成地电感。
下面结合附图对本发明的具体实施方式作进一步的详述。
图1是现有技术硅集成电感的剖面示意图。
图2是现有技术硅集成电感的平面示意图。
图3是现有技术螺旋电感产生的磁场在硅衬底诱导出涡旋电流示意图。
图4是本发明在硅衬底上进行离子注入用的掩模版例图。
图5是本发明在P型衬底上注入N型离子形成的PN结隔断涡流的示意图。
图6-19是本发明的工艺流程示意图，其中按照工艺顺序：
图6表示硅衬底基片。
图7表示隔离氧化后表面形成的氧化层(SiO2)。
图8表示光刻隔离注入后形成离子注入窗口。
图9表示隔离N离子注入。
图10表示隔离推进后形成的PN结隔离结构。
图11表示腐蚀去氧化层。
图12表示生长一层氧化层。
图13表示沉积等一层金属。
图14表示第一层金属反刻后形成条形。
图15表示在反刻第一层金属上淀积介质层。
图16表示介质光刻后形成的介质孔。
图17表示沉积第二层金属。
图18表示第二层金属反刻。
图19表示在第二层金属上钝化后生长及压头光刻之后，在显微镜下观察到的本发明电感图形。
鉴于螺旋形硅集成电感的损耗，主要来自于在其衬底中诱导出的涡流旋流，而计算表明(Sharad kapur，David E．Long，and Jinsong Zhao，IEEE 1998 CICC，pp211-214．)，涡流主要集中于硅表面100微米以内，因此本发明提出在衬底中形成PN结，从而可有效地隔断其中的涡流，藉此来减小损耗，提高品质因素。显然，这种方法原理简单明了，只利用了半导体最基本的PN结原理；与已有技术相比，其最大的优点是工艺简洁且与常规的硅集成电路工艺兼容。
本发明的具体实施方式，简单地说是，在P型硅衬底上，使用如图4所示的掩模图形，注入N型离子，然后高温推进至一定深度，再在其上形成氧化层，并淀积两层金属布线做成电感。因此，本发明硅集成电感，有一部分与现有技术相同，即在硅上形成两层金属布线，其中一层为螺旋形，而两金属层之间有介质孔连接，而本发明的主要贡献在于在硅衬底中离子注入形成PN结隔离掩膜版图形(即离子注入窗口)，如图3所示，系为均匀间隔，排列于四周而互不交叉的均匀条形，在条形中注入N型离子，经高温推进后，在衬底上扩散形成如图4所示的均匀间隔的长方体N型区域。
一般说，结深(即N型离子扩散深度)应深一些，至少应大于5微米，原则上，只要工艺等条件许可，更深些效果会更好。另外，考虑到横向扩散，条形之间的距离至少应为结深2倍，否则由于横向扩散会使相邻N型区域连成一片而起不到隔断涡流作用。条形的宽度原则上由所用工艺的最小线宽决定(即不能小于最小线宽)。
下面给出本发明工艺流程的一个实施例，其中采用双层金属布线工艺技术，使用五块掩模版(五次光刻)。本实施例依序包括以下步骤：
(1)提供一块衬底基片，如图6所示，使用P型硅，晶面(100)，电阻率为20～30Ωcm；
(2)进行隔离氧化(干氧)，如图7所示，形成氧化层SiO2厚度Tox=4500埃；
(3)经掩膜，曝光，刻蚀形成离子注入窗口，如图8所示，其中光刻的图形如图3所示，条形宽度为5微米，条形间距为20微米；
(4)进行隔离离子注入，如图9所示，注入N离子，能量100Kev，剂量6．0×1012cm-2；
(5)高温隔离推进，如图10所示，其中温度1150℃，O2 1h N2 8h，隔离深度达8～9微米，同时形成氧化层(SiO2)，推进后形成的PN结隔离结构如图5所示；
(6)腐蚀去SiO2层，用HF酸泡掉全部SiO2，并标准清洗干净，如图11所示；
(7)生长SiO2层(湿氧)，其厚度Tox=2．0微米，如图12所示；
(8)沉积第一层金属，如图13所示，Al1的厚度为1．0微米；
(9)第一层金属反刻，如图14所示，采用干法将Al1反刻成一条形，宽10微米；
(10)淀积介质层，如图15所示，在Al1上用等离子增强CVD(PECVD)方法淀积一层磷硅玻璃(PSG)，厚度2．0微米；
(11)介质孔光刻，如图16所示，采用湿法腐蚀，形成的介质孔大小为10×10微米2；
(12)沉积第二层金属Al2，如图所示，其厚度为2．0微米；
(13)第二层金属反刻，如图18所示，采用湿法刻蚀，形成图2所示的螺旋形，其中铝线宽W=14微米，间距S=8微米，内径α=100微米，圈数为4；
(14)最后，钝化层生长与压头光刻，在Al2上用PECVD方法淀积PSG并光刻出压头，图19所示的是最后在显微镜下显示的图形。
虽然本发明实施例是用在P型硅片中注入N型离子说明的，但是，本领域的技术人员都懂得，也可能通过在N型硅片上进行P型离子注入来达到同样的目的。