含电可重写非易失存储器 的单片数据处理装置及操作方法 本发明涉及一种集成电路的数据处理装置，更具体地讲，涉及具有装入电可重写非易失半导体存储器的数据处理装置。
本发明还涉及操作具有装入电可重写非易失半导体存储器的数据处理装置的方法。
在数字数据处理系统或计算机中使用VLSI(超大规模集成电路)芯片电路已经实现了小的尺寸、轻的重量、低的成本、降低的功率要求和高的可靠性的好处。VLSI电路的单片计算机(即，微计算机或微控制器)使得计算机电子学将被使用在当前几乎所有家庭和商业／工业应用中。
一般，操作微控制器的控制或应用软件重新被存储在诸如掩模ROM、可擦可编程ROM(EPROM)、电可擦可编程ROM(EEPROM)或闪速EEPROM之类的只读存储器(ROM)中。一般，已知一旦进行了存储，存储在掩模ROM中的程序是不能改变的。因此存储在掩模ROM中的程序不能再编程。相反，具有装入EPROM、EEPROM或闪速EEPROM地微控制器，当其控制程序需要改变的时候可以被完全重写或部分更新。
当前，含有闪速存储器的微控制器已经被广泛地使用在各种应用场合，诸如便携电话、主叫用户ID电话(caller ID boxes)、CD-ROM驱动器、DVD播放机、智能卡和机顶盒。这种装入闪速存储器的微控制器可以进行编程并且被安装在系统的在印刷电路板上，即处于“单板(on-board)”状态。
典型的微控制器可以包括：中央处理单元(CPU)、装入的存储CPU的控制程序的闪速EEPROM、存储用于写控制程序到闪速存储器的写程序的ROM、存储暂时数据的随机存取存储器(RAM)和设置微控制器的各种操作模式的模式控制单元。
在例如授予Akiyama等人的美国专利5872949中描述了包含闪速存储器的微控制器的现有技术。在现有技术微控制器的”单板”写操作模式中，控制程序源经适配器连接到串行通信接口或到输入／输出口。当模式控制单元通过在数据总线上从输入／输出口等馈送的数据信号识别”单板”写操作模式时，模式控制单元连接串行通信接口、闪速存储器、RAM和CPU到总线上。在这种模式中，CPU按照存储在ROM中的写程序，经串行通信接口从控制程序源读控制程序，并暂时将该控制程序存储到RAM中。
但是，仅对于在单板写模式(on-board writing mode)，现有技术的微控制器的ROM才被激活，也就是说，对于其他操作模式，该ROM是不激活的。因此，包含这样的ROM到微控制器芯片中将限制微控制器芯片尺寸的减少的优点。现有技术还提供一种RAM替代ROM存储写程序的替代的”单板”写方式。这种方式减少了微型控制器的尺寸，因为不需要了存储写程序的ROM。然而，这种方案仍包括作为基本部件的一个RAM。
此外，现有技术微控制器包括用于检测从程序源馈送的程序的读出速度的数据接收时间检测器，该检测是在”单板”写操作期间通过监视系统时钟速度实现的。当读出速度高时，在写程序进入闪速存储器之前，CPU暂时在RAM或CPU的缓冲器中存储该程序。另一方面，当读出速度低时，CPU直接写该程序到闪速存储器。另外，现有技术微控制器可以改变写操作时间周期，或闪速擦操作时间周期。但是，这些特点增加了微控制器的成本和电路复杂性。
在授予Sakamoto的美国专利5398208和授予Mok的美国专利5493534也描述了这样的包含闪速存储器微控制器的另外的例子。这些专利的每一个被援引在本申请中，作为现有技术描述的参考。
本发明一般的目的是提供一种实现较小芯片尺寸和较低成本的”单板”的可编程微控制器(on-board programmable microcontroller)。
本发明的另一个目的是提供一种除了存储控制程序组和数据的电可擦和可编程非易失半导体存储器(EEP-NVM)的存储器外，没有任何其他存储器的能执行”单板”编程操作的微控制器。
本发明的另外一个目的是提供一种装入非易失半导体存储器的微控制器，该存储器保证所装入的非易失存储器具有恒定的擦时间和恒定的编程时间，而不取决于系统环境。
本发明的再一个目的是提供一种可应用在低端微控制器的”单板”编程结构，而不需要任何缓冲存储器。
本发明的再一个目的是提供一种操作包含EEP-NVM的微控制器的新方法。
下面将简单描述公开在本申请中的本发明的典型特点。
按照本发明的一个有优势的方面，一种单板可编程微控制器包含一个EEP-NVM一个用于控制EEP-NVM的NVM控制器。
在工具模式操作中，在微控制器中的中央处理单元(CPU)、总线、和通信接口被去激活。并且NVM控制器从连接到NVM控制器的串行I／O口接收命令、数据和地址，并且根据该命令和地址控制EEP-NVM的内部操作(例如，读、写、或擦除操作)，而不用CPU介入。
在用户编程模式中，CPU从通信接口接收命令、数据和地址并且发送所接收的数据和地址到NVM控制器。所接收的命令被存储在CPU中，直至该命令被解码。并且CPU写一个控制字到NVM控制器的控制寄存器，设置一个内部操作模式。
按照本发明的另外有优势的方面，微控制器包括：一个CPU、多个总线、一个模式控制器、一个或多个通信接口、一个EEP-NVM、一个NVM控制器和一个连接到NVM控制器的串行I／O口。CPU、EEP-NVM、通信接口、NVM控制器被连接到多个总线上。该模式控制器响应于模式选择信号设置微控制器的编程模式。编程模式包括工具模式和用户编程模式。
NVM控制器包括用于存储命令、地址和数据(诸如微控制器的控制程序组)的锁存器或寄存器电路。当接收的命令是一个写命令时，NVM控制器根据接收的地址直接写至少接收数据的一部分到EEP-NVM。EEPROM或者闪速EEPROM最好被用作EEP-NVM。可替代地，铁电RAM也可以被用作EEP-NVM。
按照本发明的还再一个有优势的方面，提供一种编程微控制器的方法，该微控制器包括：一个用于串行I／O操作的串行I／O口；一个用于与外部设备串行或者并行通信的通信接口，诸如同步SIO、UART、I2C总线、USB或并行接口；一个CPU；一个EEP-NVM；一个用于控制EEP-NVM的NVM控制器；一个缓冲存储器；用于选择性地互连各个通信接口、EEP-NVM、NVM控制器和缓冲存储器的各个总线；和一个用于在微控制器中设置各种操作模式和测试模式的模式控制器。
模式控制器响应于模式设置信号设置各个编程模式或测试模式之一，该模式设置信号最好是从连接到模式控制器馈送的模式选择信号。
如果该模式选择信号是第一编程模式(工具模式)，则模式控制器去激活CPU和通信接口。在这种模式中，一组命令、地址和数据通过串行I／O口串行地提供给NVM控制器。
第二编程模式(用户编程模式)被从外部控制编程源装置发出的模式设置命令进行设置，该外部控制编程源装置诸如是ROM写入器或主计算机。在第二编程模式中，模式控制器去激活连接到NVM控制器的串行I／O口，CPU通过通信接口接收内部操作命令并解码内部操作命令。此后，CPU响应于解码的内部操作命令在NVM控制器中设置控制位。如果解码的内部操作命令指示读操作或擦操作任何之一，则CPU选择从通信接口到NVM控制器路径的地址。如果解码的内部操作命令指示写操作，则CPU选择从通信接口到NVM控制器的路径地址和数据。此后，NVM控制器暂停CPU，直至NVM控制器的写操作完成。
参照下面结合附图的详细描述，本发明的上述和各种其它特点和优点将很容易理解，在各附图中相同标号表示相同的结构部件，其中：
图1是说明按照本发明的微控制器的一个实施例的方框电路图；
图2是图1的微控制器的主要部件的方框电路图；
图3是图1的微控制器的一种用户编程模式时序图；
图4到图7是分别说明在图1的存储器控制器中的密钥寄存器、用户编程控制寄存器、用户编程差错寄存器和扇区保护标志寄存器的图；
图8是说明按照本发明的微控制器另一个实施例的方框电路图。
为了不混淆本发明，在下面的描述和附图中，公知的部件结构、电路方框、和结构功能将不进行详细描述。并且，在为得到本发明的彻底理解不必要的，和在相关领域的普通技术人员的技术范围之内的涉及定时考虑的主要部分、细节将被忽略。
现在在下文参照附图1到8，将对本发明进行更全面的描述。
图1表示本发明的第一实施例的微控制器100。参照图1，微控制器100是一个例如32位的单片数据处理装置。微控制器100包括模式控制器110、中央处理单元(CPU)120、和用作微控制器100的程序存储器的诸如EEPROM或闪速EEPROM的电可擦及可编程非易失半导体存储器(EEP-NVM)130。CPU120和EEP-NVM130连接到包括地址总线172、数据总线174(例如，32位)和控制总线176的总线170。
模式控制器110接收经由输入口112从微控制器的外部施加的模式选择信号RESET#、TEST0、TEST1和TEST2，和按照模式选择信号RESET#和TEST0-TEST2的组合，产生用于在微控制器100的每个部分设置各种操作模式的模式控制信号MCS。微控制器100的操作模式包括“工具”模式(第一编程模式)、“用户编程”模式(第二编程模式)、若干测试模式等等。
微控制器100还包括一个或多个位可编程通信接口150，该通信接口包括至少一个串行接口和／或至少一个并行接口。可应用到本发明的示例性通信接口包括：同步SIO、UART、I2C和USB。响应于来自模式控制器110的模式控制信号MCS、内部模式设置信号、或模式设置命令，通信接口150选择性地连接内部总线170。本专业的技术人员可以明显看出，通信接口150可以包括可以是位可编程的I／O接口。可替代地，附加到通信接口上I／O口可以由微控制器100用作接口外部通信装置。CPU120根据微控制器100的操作模式控制EEP-NVM130和通信接口150。
微控制器100另外还设置包含串行接口(见图2的164)和并行接口(见图2的166)的NVM控制器160。NVM控制器160的串行接口包括具有时钟输入脚SCL和串行数据I／O脚SDA的串口162。这里，注意，串口162可能还包括若干其它脚，例如，电源(VDD)脚、接地(VSS)脚、测试脚和用于本发明的其它形式的一些保留脚。
在工具模式中，微控制器100利用一组控制微控制器100的控制程序进行编程，NVM控制器160经数据I／O脚SDA从微控制器100的外部接收一组模式命令、数据和地址，并根据该命令和地址直接控制EEP-NVM130的操作，而不用CPU120的介入。
在微控制器100的这种串行编程模式中，NVM控制器160在包含命令字段(例如，4比特)、地址字段(例如，20比特)和数据字段的并行格式中安排串行数据，和NVM控制器160随着若干个控制信号CONT提供并行的地址ADDR和数据DATA到EEP-NVM130。此后，NVM控制器160根据写命令和地址控制EEP-NVM 130的写操作。在上述编程完成以后，EEP-NVM 130可以被用作微控制器100的引导存储器。
如上所述，本发明的微控制器除了EEP-NVM130外在不用任何其它诸如用于存储写程序的ROM和／或RAM之类的存储器情况下，能够执行”单板”编程操作，因此实现较低的芯片尺寸和成本。
其它操作模式，例如，对应于EEP-NVM130的写模式、微控制器的多个测试模式、和EEP-NVM的其它操作模式(例如，擦除和读出模式)是由从外部控制程序源发出的模式设置命令设置的，该外部控制程序源是诸如ROM写入器或者主计算机。在这种第二编程模式中，模式控制器110去激活连接到NVM控制器160的串行I／O口162，CPU120通过通信接口150接收内部操作命令并解码该操作命令。此后，CPU120响应于解码的内部操作命令在NVM控制器160中设置控制位。如果解码的内部操作命令指示读或擦除操作，则CPU120从通信接口150中检索受影响的地址并发送该地址到NVM控制器160。如果解码的内部操作命令指示写操作，则CPU120从通信接口150发送受影响的地址到NVM控制器160。此后，NVM控制器160暂停CPU120，直至EEP-NVM130的写操作完成。
当EEPROM或闪速EEPROM被用作EEP-NVM 130时，微控制器100最好包括擦除和程序定时控制器180。这个控制器180允许EEPROM或闪速存储器按恒定擦除或者编程速度将被擦除或者被编程，而与本发明的微控制器100应用的系统环境无关。虽然在图1中没有表示出，编程和擦除控制器180含有产生恒定频率的擦除和／或编程时钟信号ICLK的时钟发生器，该时钟信号提供给EEPROM或闪速存储器。结果，EEPROM或闪速存储器可以按一个恒定速度被擦除或者进行编程，而与从外部施加到微控制器100的主系统时钟信号无关，因此消除了EEPROM或闪速存储器的过擦除和写干扰的问题。
图2是表示CPU120、EEP-NVM130、和NVM控制器160的示例性互连的方框图。EEP-NVM 130具有诸如EEPROM单元阵、闪速存储器单元阵、或铁电存储器单元阵之类的非易失存储单元阵132。EEP-NVM 130还包括用于暂时存储数据的缓冲器134，以便提供相对长的，例如EEPROM或闪速存储器的写时间。为了相同的目的，CPU120还含有寄存器文件122。
在EEPROM或闪速存储器被用于EEP-NVM 130的场合下，EEP-NVM 130包括诸如电荷泵电路之类的高压控制电路136，用于其编程和擦除操作。另外，EEPROM或闪速存储器的存储器单元阵被分为多个扇区SEC1、SEC2、…、SECn并对个别扇区装备有擦除禁止功能和／或写禁止功能，使得EEPROM或闪速存储器可以检测擦除-和／或编程禁止扇区，并防止擦除-和／或写入禁止扇区的误擦和／或误写。这些功能将在下面详细描述。
NVM 160包括串行接口164和存储器接口电路166。设置串行接口164用于在工具模式中与微控制器100的外部进行通信。存储器接口电路166含有地址寄存器166a、数据寄存器166b、控制寄存器电路166c和地址选择器166d。
在工具模式中来自串行接口164的地址、数据和命令被馈送到地址寄存器166a、数据寄存器166b、控制寄存器电路166c。并且，地址寄存器166a、数据寄存器166b、控制寄存器电路166c还分别连接到地址总线172、数据总线174和控制总线176。但是，在用户编程模式中，CPU120通过通信接口150接收内部操作命令并解码该内部操作命令。此后，CPU120在控制寄存器电路166c设置控制位。如果解码的内部操作命令指示读或擦除操作，，则CPU120从通信接口150中检索各个地址并且存储这些地址在地址存储器166a中。如果解码的内部操作命令指示写操作，则CPU120从通信接口150中检索各个地址并且分别通过地址总线172和数据总线174存储该地址在地址寄存器166a中和存储数据在数据寄存器166b中。此后，NVM控制器160暂停CPU120，直至EEP-NVM130的写操作完成。
包括工具模式、用户编程模式和若干测试模式的微控制器100的操作模式是由模式选择命令信号RESET#和TEST0-TEST2的组合设置的，这些信号是从模式控制器110的输入口112提供的。
在工具模式中，模式控制器110去激活CPU120和通信接口150，直至其它的操作模式被发出。在工具模式中，命令、数据和地址最好是通过串行I／O口162按串行提供给NVM控制器160。结果，微控制器100能够进行EEP-NVM130的单板编程，而不用诸如ROM或者RAM之类的写编程存储器。NVM控制器160根据接收的地址直接写一个控制程序组(即，数据)到EEP-NVM130的寻址区。因此，编程的EEP-NVM130可以被用作微控制器100的引导存储器。本专业的技术人员可以明显看出，这种控制程序组可以利用ROM写入器、主计算机等按微控制器100的非单板(off-board)状态被写入EEP-NVM130。
在用户编程模式中，模式控制器110去激活串行I／O口162。CPU120从通信接口150读模式设置命令，并且最好是通过解码该命令设置166c的内部操作控制位的5位数字。如果解码的内部操作命令指示读或擦除操作之一，则CPU120从命令接口150转移一个地址到地址寄存器166a。如果解码的内部操作命令指示一个写操作，则CPU120从通信接口150转移一个地址和数据分别到地址寄存器166a和数据寄存器166b。此后，NVM控制器160暂停CPU120，直至EEP-NVM130的写操作完成。
在用户编程模式中，CPU120发出一个写操作的写命令，指示NVM 160EEP-NVM 130进入更新对应于存储在EEP-NVM 130中控制程序组的一部分。该命令通过NVM控制器160被转移到EEP-NVM 130。经总线170从外部装置向微控制器100提供更新程序(即，部分控制程序组)给NVM控制器160，并用于更新存储在EEP-NVM 130在控制程序。虽然微控制器100被安装在系统的印制板上，但更新程序还是被写入EEP-NVM 130。另一方面，响应于来自CPU120的写命令，NVM控制器160通过产生一个CPU保持信号HALT暂停CPU120。正如图3所示的用户编程模式的定时图所表示的那样，当更新程序被写入EEP-NVM 130时，CPU等待信号暂停CPU的处理。在CPU等待周期期间，用于EEPROM和闪速存储器的高电压使能信号HVE和编程／擦除控制信号PGM／Erase变为有效。
图4表示包含在NVM控制器160中的密钥寄存器。参照图4，提供一个8位寄存器KR1-KR4。密钥寄存器KR1-KR4防止NVM控制器160中的控制寄存器被访问，除非第一到第四密钥值分别被写入寄存器KR1-KR4。即，仅当寄存器KR1-KR4分别含有第一到第四密钥值，例如‘01011010’(=5A 16进制值)、‘10100101’(=A5 16进制值)、‘01011010’和‘10100101’时，控制寄存器电路166c中的各寄存器可以被写入。
图5表示包含在NVM控制器160的位可编程的16位用户编程控制寄存器的格式。参照图5，包含高速比特的可编程寄存器位FAST、用于指定EEP-NVM访问周期的访问周期位ACC0-ACC2、用于软件数据保护的禁止位SPDP、操作开始／停止位STRSTP、扇区程序使能位SPGM、选择扇区程序使能位OSPGM、用于特定EEPROM的扇区擦除使能位SERS。开始时，位可编程寄存器的所有16位都被设置为0。
当高速位FAST被设置为逻辑1时，EEP-NVM 130的内部电路被构成为用于高速操作模式，诸如一种交叉模式。
访问周期位ACC0-ACC2指定EEP-NVM的访问周期，例如，‘000’规定3周期，‘001’规定1周期，‘010’规定2周期和‘011’规定‘存储体禁止(Bank Disable)’。
构成用户编程控制寄存器首先设置软件数据保护禁止位SPDP和SPGM、OSPGM、SERS和OSERS为逻辑1。在这种条件下，当STRSTP被设置为1时，EEP-NVM 130开始操作。当EEP-NVM 130操作时，如上所述，CPU 120暂停和保持等待状态。CPU 120不进行操作，直至EEP-NVM 130完成其操作。
图6表示包含在NVM控制器160中的用户编程差错寄存器的格式。参照图6，该差错寄存器含有构成差错位CFGERR、程序差错位PGMERR、和电压差错位VTGERR。
当图5的用户编程控制寄存器的SPGM、OSPGM、SERS和OSERS位中多于两个被同时设置为1时，构成差错位CFGERR被设置为1。一旦用户编程控制寄存器的SPGM已经被设置为1，用户编程控制寄存器不能被访问，直至CFGERR位重新被设置为0。
当在编程操作中，正在编程的数据与已经编程的数据不一致时，编程差错位PGMERR设置为逻辑1。在该操作中，已编程的数据与正在编程的数据内部地直接进行比较。
当诸如EEPROM或闪速存储器的编程电压和擦除电压之类的操作电压降低到下限电平或上升到上限电平时，电压差错位VTGERR被设置为1。
图7表示在EEP-NVM 130是其存储器单元阵被分为16个2K字节扇区和7个32K字节扇区的256K字节EEPROM或闪速存储器的情况下，包含在NVM控制器160中的扇区保护标志寄存器的格式。参照图7，LO-LF位是用于16个2K字节扇区的保护标志，和U1-U7位是用于7个32K字节扇区的保护标志。当相应标志位被设置为逻辑1时，对应的扇区变为擦除／编程禁止。注意，扇区保护标志位可以在EEP-NVM单元阵或其周围实现，而不在NVM控制器中。
图8表示按照本发明的第二实施例的另外的微控制器100′。正如从图8可以看出的那样，微控制器100′具有基本如图1所示的相同的结构，除了微型计算机100′还包括诸如静态RAM(SRAM)或铁电RAM(FRAM)之类的缓冲RAM 190，和I／O口140用于代替或者附加到通信接口150上。该缓冲RAM 190被连接到总线170和如在用户编程模式期间更新程序(即，部分控制程序)写入EEP-NVM 130期间，被用于暂时存储诸如更新程序之类的数据。在这种情况下，CPU120设置NVM控制器160控制器(见图2)的控制寄存器电路166c，使得存储在缓冲存储器190中的数据经NVM控制器160写入EEP-NVM 130。此外，在微控制器100利用一个完全的控制程序组编程的工具模式下，缓冲存储器190连同CPU 120、I／O口140、通信接口150和总线170一起被模式控制器110去激活。
可替代地，外部数据被暂时存储到CPU 120的寄存器文件122。在这种情况下，CPU 120设置NVM控制器160的控制寄存器电路166c，使得在例如在用户编程模式期间，存储在寄存器文件122中的数据经NVM控制器160被写入EEP-NVM 130。
在本发明的再另外的实施例中，外部数据临时地存储在EEP-NVM130的数据缓冲器134中(见图2)。CPU 120设置NVM控制器160的控制寄存器电路166C，使得存储在数据缓冲器134中的数据在诸如用户编程模式的模式期间，经NVM控制器160写入EEP-NVM 130。
图8的微控制器的其余操作除了如上所述的数据缓冲操作外是与图1的微控制器操作相同。
按照本发明，首先，微控制器能够执行一种单板编程操作，除了EEP-NVM外而不用存储数据或控制程序的数据的其它存储器。第二，对于微控制器可能具有恒定的擦除时间和编程时间，而不取决于系统环境，并且因此防止过擦除和写干扰问题。第三，微控制器占用降低的芯片面积，从而减少制造成本。第四，本发明的”单板”编程结构可能应用到具有任何电可编程非易失半导体存储器类型的所有微控制器上，而与其结构无关，也就是说，本发明的结构可以应用到具有电可编程非易失半导体存储器的高端或低端微控制器上。
在附图和说明书中，已经公开了本发明的典型的实施例，并且，虽然使用了各专用术语，这些术语仅使用在一般性和描述性意义上，而并非限制性的。根据上述技术本发明可能作出多种修改和变化。因此，应当理解为，在所附的权利要求书的范围内，本发明不一定按在这里具体描述的方式实施。