同时操作闪存的冗余双库架构 【技术领域】
本发明的发明领域是有关于非易失性存储(非挥发性存储)，尤其是配置于双库(dual bank)架构的非易失性存储中以扇区为编排基准的的冗余结构，其中该架构可进行同时操作。
背景技术
计算机，个人数字助理，行动电话及其它的电子系统及装置基本上包含处理器及存储。使用该存储以存储将执行的指令(基本上为计算机程序的型式)及/或将在处理器上操作的数据，以达到该装置的地址。在某些应用中，该系统及装置需要该指令及装置以在永久/非易失性的存储介质中以某一种型式维持，使得当该装置关断或电力供应消除时，该信息仍可以保留下来。代表性的应用动作包含BIOS存储，且无磁盘型式的手提计算装置，如个人数字助理。
一种可以使用的非易失性存储的类型为电可擦可编程只读存储器(“EEPROM”)，一般称为闪存。闪存为非易失性的存储型式，为显示有浮置栅极地存储单元。作用在存储单元中的电压输入浮置栅极的程序/存储电荷以应用程序/存储方式在本优选实施例上充电，或者是从浮置栅极上擦除/去除电荷。在热电子迁移时发生编程，以将电荷置于浮置栅极上，以确定可以使用Flowler-Nordheim穿隧，其中电子穿过薄的介电材料，以从浮置栅极上去除电荷。擦除一单元，而将该单元的逻辑值设定为“1”，而编程该单元以设定该逻辑值为“0”。
基本上，在逻辑可将闪存分为数个方块，称为“扇区(sectors)”，其中各扇区包含可用的数据存储总字节的一部份。例如，一代表性的闪存总存储容量为32个兆位，且逻辑上可以分为64个扇区，各扇区包含64个仟字节的数据(一字节等于8个位)。此配置允许一次可选择性地擦除一扇区，而大量擦除整个闪存。将字节逐一的擦除现在并不可能进行，但是依据实际应用的装置，可编程化闪存中的数据，可以字节逐一读取(有时候为以字符(word)逐一读取，其中一字符等于4个字节)。
制造闪存以形成行及列的存储单元，此形成存储阵列。通过行译码器(一字符线译码器)及一列译码器(一位线译码器)访问(access)该存储阵列，该译码器用于寻址特定的存储单元或在存储阵列中成行的的存储单元。将一感测放大器(sense amplifier)内建于闪存中，使得当由行译码器及列译码器访问时，可以感测选择的存储单元的逻辑值。近年来，闪存中存储阵列的密度急剧增加，当在闪存中存储阵列的密度增加时，则更难产生一完全的闪存。在闪存制造期间，一般闪存期间常包含一或多个，由于短路，开路及其它的操作缺陷造成的缺陷的存储单元。为了改进产量及闪存的可靠度，基本上在闪存中包含备用或冗余的存储单元，由此允许在存储阵列中维修或更换具缺陷的存储单元。
一般，闪存为半导体晶圆之一部分连接其它闪存，而首先要测试以决定是否能正常运作。如果发现包含缺陷存储单元的错误区域的位置，则使用冗余存储单元以取代错误区域中有缺陷的存储单元。基本上，当需要维修时，需要一个电路使具有缺陷的存储单元失效并使冗余(备用)的存储单元产生作用以进行取代。因为闪存是分成多个扇区，冗余的存储单元与一个或多个扇区有关连，由此，在某一扇区内的具有缺陷的存储单元即由与该扇区关连的冗余的存储单元取代。
冗余存储单元及存储单元是存放于多个冗余方块内，各冗余方块包含多个扇区。为了允许应用冗余存储单元维修具有缺陷的存储单元；闪存之一列具有缺陷的存储单元的地址而与一列的冗余存储单元的位置互相对照。此互相对照是将一个地址存储位置指定于列的冗余存储单元的位置。
该地址存储位置也指定予特定的冗余方块位置。存储在特定地址存储位置的具有缺陷的存储单元的列地址存储在指定的冗余方块位置处。由指定予特定地址存储位置的列的冗余存储单元维修具有缺陷的存储单元。具有缺陷的存储单元的列地址即存储在地址存储位置，而随后在闪存运作期间动作的与存储单元的一列地址比较，如果该地址匹配，则以一列冗余存储单元更换动作中的一列存储单元。
此将发生一项问题，即在闪存内的冗余存储区块可选择性配置于不同的位置处。因为地址存储位置是指定予冗余存储区块位置，需要额外的地址存储位置以供不同的可能的冗余存储区块位置之用。但是，只有存放冗余存储区块的地址存储位置可被使用，而其它的地址存储位置则闲置不用。
地址存储位置的增加而实际上增加的电路将减少闪存可使用的区域且增加闪存的功率耗损。另外，在已有技术中一次只可以维修一列具有缺陷的存储单元。因此，如果闪存可以将在不同的位置处于冗余方块同时执行工作，则在一位置的冗余方块将等待另一位置中的冗余方块以完成该项维修作业，而冗余结构将使得闪存的操作变慢。
发明概述
由上述的发明背景中可以了解，本发明是相关于浮动栅极存储装置，如具有以扇区为编排基准的冗余结构的闪存阵列，该存储为可擦可编程的只读存储器(EEPROM)单元。尤其是，本发明与用于在滑动库配置中的快闪EEPROM单元阵列的以扇区为编排基准的冗余结构有关，此存储称为同时操作闪存(simultaneous operation flashmemory)。
同时操作闪存分为一上库(upper bank)及一滑动下库(sliding lowerbank)，且提供此同时操作闪存以在读取一库时，同时在另一库上执行一程序或进行擦除操作。此同时操作闪存使用一滑动库架构以允许使用者改变上库及滑动下库中百万个位的密度，其方式为指定多个冗余存储区块(b0-b7)是否需要定位在上库或滑动下库中。在各冗余存储区块(b0-b7)内为多个扇区，包含形成该存储阵列的多列的存储单元及多行的存储单元。多个扇区也包含成为多列及行的冗余存储单元。
本发明中优选的同时操作闪存包含以扇区为编排基准的冗余结构，可维修上库中具有缺陷的列存储单元，且同时维修滑动下库中具有缺陷的列存储单元。此“双向”以扇区为编排基准的冗余结构使用多列的冗余存储单元中，同时在上库及滑动下库中维修具有缺陷的列存储单元。另外，配置以扇区为编排基准的冗余结构以对于对应的冗余存储区块(b0-b7)使用相同的存储位置，配置此冗余存储区块以定位在上库或滑动下库中。
本优选实施例包含一维修选择译码器电路，一冗余CAM读取漏极译码器电路，多个地址CAM电路，多个比较器电路以选择控制逻辑电路。在同时操作闪存测试期间，在定位于上库或滑动下库的冗余存储区块(b0-b7)的扇区中，使用者辨识具有缺陷的多列存储单元。使用者进入一维修模式，而选择与该存储扇区相关的多列冗余存储单元，以取代多列具有缺陷的存储单元，由此进行该维修作业。
多列具有缺陷的存储单元实际上没有被取代，而是在定位一存储单元的缺陷列处的以扇区为编排基准的地址存储在地址CAM电路内一特定的存储位置内。配置此地址CAM电路内的存储位置以仍指定予一特定的冗余存储区块(b0-b7)，其中该冗余存储区块可定位在上库或滑动下库中。另外，在地址CAM电路内是特定予各扇区内的多列冗余存储单元。因此，经由将具有缺陷之一列存储单元，可以辨识出定位存储单元的缺陷处的冗余存储区块(b0-b7)，及在冗余存储区块(b0-b7)内的冗余的多列存储单元。
在操作期间，同时操作闪存即将一动作中的列(active column)存储单元的上库或滑动下库以扇区为编排基准的列地址与存储在地址CAM电路中以扇区为编排基准的地址比较。该动作中的列存储单元是为了执行读取或写入作业而被接近的列存储单元。使用冗余CAM读取漏极译码器电路(redundancy CAM read drain decoder cirauit)完成动作列存储单元与以扇区为编排基准的地址之间的比较。
冗余CAM读取漏极译码器电路译码冗余存储区块(b0-b7)的库位置，在该位置中定位包含有动作列存储单元的扇区。所谓库位置指在上库或滑动下库中冗余存储区块(b0-b7)的位置。然后冗余CAM读取漏极译码器电路读取指定予冗余存储区块(b0-b7)的地址CAM电路以提供存储的以扇区为编排基准的地址信息予上库比较器电路或下库比较器电路，此端视冗余存储区块(b0-b7)是位在上库或滑动下库而定。如果上库或滑动下库比较器电路比较且决定存储的以扇区为编排基准的地址信息与存储单元的动作列中以扇区为编排基准的地址相匹配，则使上库比较逻辑电路及下库控制逻辑电路动作。
上库控制逻辑电路或下库控制逻辑电路使得所有扇区中具有缺陷的存储单元的各列不动作，且使得在对应冗余存储区块(b0-b7)中全部扇区内冗余存储单元的各列动作。当具有缺陷的存储单元与冗余存储单元进行电交换时，有效地维修该同时操作闪存。由同时操作闪存在读取或写入进行期间进行该维修作业。冗余CAM读取漏极译码器电路的操作允许在上库及滑动下库中的地址CAM电路进行读取，而与同时操作闪存内的冗余存储区块(b0-b7)的滑动库的配置无关。因为在上库及滑动下库中以扇区为编排基准的冗余结构独立操作，所以具有缺陷的列存储单元在滑动下库中电交换，而同时不同列的具有缺陷的存储单元则在上库中进行电性交换。
由下文中的说明并请参考附图可更进一步了解本发明的特征及优点。
附图简要说明
图1表示本发明的优选的同时操作闪存的一扇区阵列架构的方块图。
图2表示本发明的优选的同时操作闪存一扇区阵列架构一部份的示意图。
图3表示本优选的同时操作闪存中一冗余扇区阵列架构一部份的示意图。
图4表示并有本发明所提出的以扇区为编排基准的冗余结构的优选同时操作闪存一部份的方块图。
图5表示图4中冗余CAM读取漏极译码器电路的示意图。
图6表示图4中维修选择译码器电路的示意图。
图7A为图4中地址CAM电路的方块图。
图7B表示一微CAM电路的示意图，其形成图7A的地址CAM电路的一部份。
图8A为一冗余先期译码器的示意图，该译码器形成图8B的库比较逻辑电路的一部份。
图8B为图4中所示的库控制逻辑电路的示意图。
【具体实施方式】
下文将说明本发明的代表性实施例，请参考附图，熟习本技术者必需了解可以在本发明申请专利范围所界定的本发明的精神及观点内对于这些特定的实施例进行多种不同的改变与修改。本发明可以使用在需要冗余架构的任何型式的多库存储装置中。但是，本发明的优选实施例是用于闪存中。文中全部所有的电性参数均为举例之用，而且可改变这些参数以使用在应用其它电参数的多种不同的存储装置中。
本发明提供一种用于读取在进行一程序或进行擦除操作时同时读取数据的闪存。依据本发明的闪存可以包含一或多个存储装置的组件，这些装置揭露于美国专利U.S.Pat.No.5,867,430中，其标题为“用于可同时进行读取及写入操作的非易失性存储的存储库架构”，申请人为陈等人，及美国专利U.S.Pat.No.5,847,998，标题为“可同时进行读取及写入操作的非易失性存储阵列”，申请人为Van Buskirk等人，此两专利案均列入本文以为参考，下文中更进一步说明同时操作闪存10的配置及操作。
图1为一优选的同时操作闪存10一部份的方块图，其中该存储包含一以扇区为编排基准的冗余结构(sector-based redundancy)。该以扇区为编排基准的冗余结构允许以扇区逐一方式(sector-by-sector)，应用冗余列存储单元维修具缺陷的列存储单元。此可参见美国专利U.S.Pat.No.5,349,558，其标题为“以扇区为编排基准的冗余架构”，申请人为Cleveland等人，其中提出一以扇区为编排基准的架构，此架构中使用快闪EEPROM的16位阵列的以扇区为编排基准的冗余架构，该文在本文中列为参考。本发明优选实施例与一以扇区为编排基准的冗余架构相关，此可作用到同时操作闪存10。在简介中，提供同时操作闪存10的配置及操作的说明以使得熟习本技术者了解与本发明相关的以扇区为编排基准的冗余架构的应用。
图1所示的优选同时操作闪存10包含多个扇区(S0-S63)12，及多个小的扇区(ss0-ss7)14，其形成多个扇区块16及多个冗余存储方块18。如已有技术中所熟知者，各扇区12及小的扇区14均包含多个形成行及列方式配置的存储单元。在本发明的优选实施例中，最好设计该扇区为512个百位的扇区，而且设计各小扇区14如同64个千位的扇区。因此，在本发明优选实施例中结合扇区12以形成32兆位的同时操作闪存10。本发明可以应用不同大小的存储，在本发明优选实施例中举例的32兆位密度并不用于限制本发明的范围。
兹参考图1，为了进行优选实施例说明的目的，在文中将扇区12的行称为扇区块16。因此，在各扇区块16中的一行里有4个扇区12。在图1所示的本发明优选实施例中，在同时操作闪存10中有16个扇区块16。另外，本发明的优选同时操作闪存10包含多个冗余存储区块(b0-b7)18，各冗余存储区块(b0-b7)18与为两连续扇区块16，或8个扇区12所形成的一群有关。
本发明优选实施例是设计成为具有滑动库结构的同时操作闪存10。该滑动库结构分成双库。一上库20及一滑动下库22。配置扇区12位在上库20或滑动下库22中。在上库20及滑动下库22中的扇区12数决定在上库20及滑动下库22中的存储容量。如图1中所示者，在优选实施例中，可以由库边界分割同时操作闪存10以形成一个16兆位的上库及16兆位的滑动下库(选择0)，一个24兆位的上库及8兆位的滑动下库(选择1)，一个28兆位上库20及一个4兆位的滑动下库(选择2)，或一个31.5兆位的上库及一个0.5兆位的滑动下库(选择3)。在本发明优选实施例的范围中，最好设计小扇区14在滑动下库22内。在本发明优选实施例中没有限制库地址缓冲器。
在制造期间，依客户的需要决定在上库20及滑动下库22内的同时操作闪存10存储容量的分配。同时操作闪存10的使用者可能需要依据应用上的需要决定不同的库分割大小。该滑动库的架构允许具有不同的库边界同时操作闪存10的简单的设计与制造方法，，如上文中所说明者。为了改变库地址缓冲器，改变同时操作闪存10的单一金属层。
同时操作闪存10使用滑动库架构的原因为使该装置可以在对应的库20，22中同时执行读取及写入功能。因此，如果要在上库20中执行读取操作，则在滑动下库22中可同时执行写入操作。考量写入操作所需要的时间比读取操作需要的时间长，因此允许在没有进行编程或去除操作的上库20及滑动下库22上执行读取操作。
使用本优选实施例，将以扇区为编排基准的冗余结构应用在同时操作闪存10中允许在同时操作发生时进行维修作业。使用规划成使冗余的列存储单元列与有缺陷的列存储单元相关连的存储位置，将发生在各冗余存储区块(b0-b7)18内的各扇区12中的有缺陷的列存储单元加以维修。该存储位置可规划成决定冗余存储区块(b0-b7)18是否在上库20或滑动下库22中的关连性。为了完全了解发生维修的情况，必需先了解同时操作闪存10的寻址作用(addressing)。
上库20及滑动下库22为不相关的存储库。该上库20包含一上地址(UA)字符线译码器(图中没有显示)及一UA位线译码器(图中没有显示)，这些译码器用于访问上库20中的扇区12内的存储单元。同样地，该滑动下库22包含一下地址(LA)字符线译码器(图中没有显示)及一LA位线译码器(图中没有显示)以访问滑动下库22内中的扇区12内的存储单元。在本优选实施例中，UA及LA字符线译码器译码21个位地址中的一部份，用以辨识一扇区12，一扇区块16及上库控制逻辑电路60内的存储单元(图中没有显示)中一字符线的以扇区为编排基准的地址。该UA及LA位线译码器译码21个位地址中的另一部位，其为辨识扇区12存储储器单元(图中没有显示)的位线的以扇区为编排基准的地址。
21个位地址也辨识特定的冗余存储区块的库位置，其中扇区12及扇区块16定位在该冗余存储区块中。在本优选实施例中，依据在制造期间所选择的库分段的大小，将各冗余存储区块(b0-b7)18定位在上库20或滑动下库22中。在本优选实施例中，如图1中所示者，冗余存储区块(b0-b3)18定位在上库20中，而冗余存储区块(b4-b7)定位在滑动下库22。应用多个冗余存储区块地址线((A(20)-A(18))24，译码冗余存储区块(b0-b7)18。位在冗余存储区块地址线(A(20)-A((18)))24上的冗余存储区块地址表示21个位地址中的最大有效位。一般，只要由同时操作闪存10一正在访问存储单元时，就必需寻址。在地址中的位数可随着本发明中不同实施例而改变。
一般，使用在制造期间建立的库边界，一地址缓冲器(图中没有显示)多任务21个位地址中的某些部位以表示用于选择的库20，22的对应UA及LA字符线译码器及位线译码器。地址缓冲器译码21个位地址，以辨识定位存储单元的列中的上库20及滑动下库22。另外，地址缓冲器提供地址予UA及LA字符线译码器及位线译码器以访问扇区12内的存储单元。
图2说明扇区12的一部位的示意图。在本优选实施例中，各扇区12包含16个I/O方块(I/O0-I/O15)25，这些方块包含存储单元26中的数列，多个金属2位线28，多个金属位线30，多个金属1扇区选择晶体管32，及多个金属2位线选择晶体管33。各I/O方块(I/O0-I/O15)25内的多列存储单元26电连接金属2位线28，金属1位线30，金属1扇区选择晶体管32及金属2位线选择晶体管33，如图2中所示者。
在本优选实施例中，各I/O方块(I/O0-I/O15)25中，有64个金属1位线30电连接对应的金属2位线28。由从UA及LA字符线译码器或UA及LA位线译码器中接收的电信号访问有对应列存储单元26内中的数据。该UA及LA字符线译码器在对应金属1扇区选择晶体管32的控制逻辑门上供应电信号。该UA及LA位线译码器在一对应的金属2位线选择晶体管33的控制逻辑门上供应电信号。操作金属1扇区选择晶体管32及金属2位线选择晶体管33以隔离且允许独立使用在对应扇区12内的列存储单元26。该电信号动作对应的晶体管，因此选择一特定的扇区12及扇区12内特定的位线，以允许访问包含在各I/O方块(I/O0-I/O15)25中对应多列存储单元26包含的数据。
该UA及LA位线译码器使用金属1扇区选择晶体管32以将多列的存储单元26中为多个分段，以表示不同的扇区12。该UA及LA位线译码器使用金属1扇区选择晶体管32以形成金属2位线28。在I/O方块(I/O0-I/O15)内的各金属2位线28以对应的以扇区为编排基准的地址作为辨识。因此，当由UA及LA位线译码器译码以扇区为编排基准的地址，如上文中所说明者，则动作各I/O方块(I/O0-I/O15)25内的对应金属2位线28。
位在各扇区12内的16个冗余存储区块(I/O0-I/O15)25分成为一高字节数据及一低字节数据，因此冗余存储区块(I/O0-I/O7)25包含该低字节，且冗余存储区块(I/O8-I/O15)25包含该高字节。在本优选实施例中，可以在16位或8位模式下操作该同时操作闪存10。在16位模式中，应用64位的数据内操作该同时操作闪存10，在8位模式中，应用8位的数据操作该同时操作闪存10。上述的数值并不用于限制冗余存储区块(I/O0-I/O15)25，存储单元26的列，金属2位线28及金属冗余位线30的限制，在设计不同的同时操作闪存10中，上述数值可以增加或减少。
兹参考图3，优选的同时操作闪存10也包含各对应扇区12内的多个冗余列存储单元34。使用冗余列存储单元34以维修列存储单元26的缺陷，如图2中所示者。在优选的同时操作闪存10中，存储单元36定位在一第一冗余组件(RE0)36或一第二冗余组件(RE1)38中。如图3中所示者，各冗余存储区块36，38包含多个金属2冗余位线42，多个电路，及电连接的多个冗余金属2位线选择晶体管46，如图中所示者。
兹参考图3，存储单元36中各个对应的冗余列电连接对应金属1冗余位线40，然后此位线又连接对应的金属2冗余位线42。在本优选实施例中，有两个金属2冗余位线42，这些位线共享两个冗余存储区块(I/O0-I/O15)25，以在各扇区12中对应总共16个的金属2冗余位线42。因此，在本优选实施例中，在各个扇区12中总共有32个列的冗余存储单元34。
在本优选实施例中，第一冗余组件(RE0)36及第二冗余组件(RE1)38均包含成一群的8个金属2冗余位线42。因此，因为扇区12为16个冗余存储区块(I/O0-I/O15)25，I/O方块(I/O0，I/O2，I/O4，I/O6，I/O8，I/O10，I/O12，I/O14)25例如可与第一冗余组件(RE0)36建立相关性，而I/O方块(I/O1，I/O3，I/O5，I/O7，I/O9，I/O11，I/O13，I/O15)25例如可与第二冗余组件(RE1)38建立相关性。
本发明优选实施例以扇区为编排基准的冗余结构包含多个UA位线译码器(图中没有显示)及多个LA位线译码器(图中没有显示)。该冗余UA及LA位线译码器译码上库20或滑动下库22中冗余组件36，38。一般冗余UA及LA位线译码器译码在扇区12内的冗余组件36，38，以维修在列存储单元26的缺陷。
在本发明的优选实施例中，没有分开的字符线译码器以译码扇区12，扇区块16及多行冗余存储单元的以扇区为编排基准的地址。而是，应用上述说明的存储单元的非冗余行的方式，由UA字符线译码器(图中没有显示)及LA字符线译码器(图中没有显示)译码冗余存储单元中的各行。如此，电路与UA及LA字符线译码器电连接。
如同译码金属1扇区选择晶体管32及金属2位线选择晶体管33的方式分别译码冗余金属1扇区选择晶体管44及冗余金属2位线选择晶体管46，如图2中所示者。同样地，操作冗余金属1扇区选择晶体管44及冗余金属2位线选择晶体管46以隔离且允许扇区12内的冗余列存储单元34的独立使用。UA字符线译码器及LA字符线译码器使用冗余金属1扇区选择晶体管44以将冗余列存储单元34分成不同的分段(segments)或冗余方块(blocks)。在特定扇区12内的各别分段可作成为与同一列中的其它分段各自独立，由此可以用于取代或维修不同的缺陷。在本优选实施例中，由冗余的LA位线译码器(图中没有显示)及LA位线译码器(图中没有显示)译码冗余金属2位线选择晶体管46。
图4表示优选的同时操作闪存10一部份的方块图，其中显示包含以扇区为编排基准的冗余结构的电路。如上所述，以扇区为编排基准的冗余结构提供以图2所示的存储单元的各列取代图3所示的冗余列存储单元的方式。该优选以扇区为编排基准的冗余结构包含一个冗余CAM读取漏极译码器电路50，一个维修选择译码器电路52，多个地址CAM电路54，多个上库比较器电路56，多个下库比较器电路58，多个上库控制逻辑电路60，及多个下库控制逻辑电路62，其电连接方式如图4中所示者。
本优选实施例中，在同时操作闪存10中经由提供上库20及滑动下库22中缺陷的维修，而提供一“双向”冗余结构。该双向的冗余结构定义成对于将读取的库进行维修，而对于另一将写入的库进行维修的能力。当测试时，认定扇区12为缺陷时，具有缺陷的列存储单元26由与同一扇区12的冗余列存储单元34中所取代。将缺陷的列存储单元26与冗余列存储单元34进行交换而作维修。在本优选的同时操作闪存10中的以扇区为编排基准的冗余结构中，当具有缺陷的列存储单元26被编程以与冗余列存储单元34进行电交换时，在冗余存储区块(b0-b7)18内所有的扇区12均进行该项电交换。
为施行电交换能力，在维修模式(repair mode)期间将具有缺陷的列存储单元26以扇区为编排基准的地址被编程于地址CAM电路54。在该编程期间，该冗余CMA读取漏极解译码器电路50译码具有缺陷的列存储单元26的冗余存储区块地址线(A(20)至A(18))24。如前所述，由地址缓冲器提供冗余存储区块地址，且辨识包含具有缺陷存储单元26的冗余存储区块(b0-b7)18是否定位在上库20或滑动下库22中。
该维修选择译码器电路52由在维修模式期间接收的多个预定的输入信号所指向以选择该第一冗余组件(RE0)36或第二冗余组件(RE1)38以便在指定的扇区12内执行维修作业。如上所述，第一及第二冗余组件36，38形成包含8个冗余列的存储单元34的一字节。由此对于包含具有缺陷的列存储单元26的8列的存储单元26在维修期间进行电交换。该第一冗余组件(RE0)36及第二冗余组件(RE1)38可用于维修位在一I/O方块(I/O0-I/O7)25内的一低字节或在I/O方块(I/O8-I/O15)25内的高字节，此将于下文中加以说明。
在一特定的冗余存储区块(b0-b7)18的上库20或滑动下库22的位置及适当的冗余组件36，38的选择可使地址CAM电路54内的多个存储位置编程(图中没有显示)。将地址CAM电路54内的各个存储位置指定于第一冗余组件(RE0)36或第二冗余组件(RE1)38。另外，将各存储位置指定于对应的冗余存储区块(b0-b7)18，使只有定位在对应的冗余存储区块(b0-b7)18处的列存储单元26的以扇区为编排基准的地址才存储。当具有缺陷的列存储单元26以扇区为编排基准的地址存储在地址CAM电路54内的选择的存储位置时，即指定第一冗余组件(RE0)36或第二冗余组件(RE1)38维修具有缺陷的列存储单元26。将第一或第二冗余组件36，38定位在相同的冗余存储区块(b0-b7)18内，即具有缺陷的列存储单元26的定位处。
在操作期间，当在同时操作闪存10内执行读取或写入作业时，在扇区12内动作的列存储单元的以扇区为编排基准的地址分别由地址缓冲器提供予上库比较器电路56或13。动作的列存储单元中为列存储单元26，该存储单元是在上库20或滑动下库22的冗余存储区块(b0-b7)18中读取或写入期间，同时操作闪存10正访问的存储单元。将动作列存储单元的以扇区为编排基准的地址提供予上库比较器电路56或下库比较器电路58，此作业是由该地址缓冲器依据包含在动作列存储单元的冗余存储区块(b0-b7)18的库位置决定。该冗余存储区块(b0-b7)18的库地址是在上库20或滑动下库22。
同样地，冗余CAM读取漏极译码器电路50接收由冗余存储区块地址线(A(20-(A18))24上的地址缓冲器产生的冗余存储区块地址。该冗余CAM读取漏极译码器电路50译码冗余存储区块地址线(A(20)-(A18))24以辨识该动作列存储单元是否位在上库20或滑动下库22中。然后该冗余CAM读取漏极译码器电路50视需要选择该地址CAM电路54以读取指定于冗余存储区块(b0-b7)18的存储位置，该存储位置为动作列存储单元定位处。
在操作期间，上或下库比较器电路56或58比较动作列存储单元的以扇区为编排基准的地址与存储在存储位置的以扇区为编排基准的地址。如果以扇区为编排基准的地址匹配地址CAM电路54中存储的以扇区为编排基准的地址，则动作列存储单元包含缺陷的存储单元。该缺陷的存储单元可以在测试期间先予以辨识，或者是由第一冗余组件(RE0)36或第二冗余组件(RE1)38进行维修。当地址匹配时，该上库比较器电路56或下库比较器电路58则使上库控制逻辑电路60或下库控制逻辑电路62动作。如上所述，与上库20或滑动下库22关连的以扇区为编排基准的冗余结构的使用端视包含具有缺陷的列存储单元26的冗余存储区块(b0-b7)18位在何库而定。
使用上或下库控制逻辑电路60，62以分别使得UA位线译码器(图中没有显示)或LA位线译码器(图中没有显示)不动作，即在扇区12中译码一字节，该扇区12包含具有缺陷的列存储单元26。该上或下库控制逻辑电路60，62也分别使UA冗余位线译码器(图中没有显示)或LA冗余位线译码器(图中没有显示)动作，而将第一冗余组件(RE0)36或第二冗余组件(RE1)38译码。该第一冗余组件(RE0)36或第二冗余组件(RE1)38与列存储单元26的字节进行电交换，该列存储单元26具有缺陷，由此执行该同时操作闪存10的维修。因为UA或LA字符线正译码包含第一及第二冗余组件36，38的行中以扇区为编排基准的地址，及包含具有缺陷的列存储单元26的存储单元的字节，所以由同时操作闪存10在所选择的冗余组件36，38上执行读取或写入作业。
上库20或滑动下库22分别具有独立作业的以扇区为编排基准的冗余结构。因此，在同时操作闪存10作业期间，可以相同在库20，22处维修存储单元26的列。此“双向”冗余方法由冗余CAM读取漏极译码器电路50所控制。因为存储在地址CAM电路54中以扇区为编排基准的地址与冗余存储区块18的一项有关，其中该冗余存储区块是存储在上库20或滑动下库22中，所以当相同维修库20，22时，不会产生任何的冲突。
上述的说明概述了将以扇区为编排基准的冗余结构作用在同时操作闪存10的方式。此将于下文中加以说明本优选实施例中各电路的配置的操作方式。
冗金CAM读取漏极译码器电路
图5表示本发明优选冗余CAM读取漏极译码器电路50的示意图，其中该电路包含一库边界选择68，多个反相器70-110，及选择与非门(NAND门)112-138，与非门电连接方式如图中所示。如上所述，冗余CAM读取漏极译码器电路50译码在地址CAM电路54内的地址终端位置。该冗余CAM读取漏极译码器电路50在维修模式下动作，或者是在同时操作闪存10操作期间动作。
在具有缺陷的列存储单元26中以扇区为编排基准的地址的维修模式编程期间，冗余存储区块地址线((A20)-A(18))24提供动作冗余存储区块地址的电信号予冗余CAM读取漏极译码器电路50。冗余存储区块地址线(A20)24提供予第一上地址位(UAB)的输入143或第一下地址位(LAB)的输入152。冗余存储区块地址线(A18)24提供予一第三UAB输入150或一第三UAB输入156。冗余存储区块地址线(A19)24提供予第二UAB输入端148或一第二LAB输入端154。如上所述，由地址缓冲器完全在上库20或滑动下库22中冗余存储区块地址线((A20)-(A18))24的设计。
在滑动库架构中库20，22的架构也决定了冗余CAM读取漏极译码器电路50的架置。在本优选实施例中，如上所述，至少有4个库边界可以选择。当制造期间选择一库地址缓冲器选择项时，该库边界选择68切断，以对应该选择项。该库边界选择68的架构也构成信号输出1，2，3，4以使其为导通(逻辑“1”)或关断(逻辑“0”)。例如，如果选择库边界2，则库边界选择68关断，使得来自库边界选择68的信号输出线电连接到接地连接158，且来自库边界选择68的信号输出线0，1及2电连接到供应电压(Vcc)144处。
在本发明的优选实施例中，与非门112-126分别与上库20中的冗余存储区块(b0-b7)18有关，而与非门128-134则与滑动下库22中的冗余存储区块(b0-b7)18有关。当来自地址缓冲器的冗余存储区块地址提供予冗余CAM读取漏极译码器电路50时，选择与非门112-134的输出中只有一个不导通。然后来自与非门112-134的输出由对应的反相器76-90，104-110转换。然后该输出提供予上选择输出线(UPDCSEL(7：0))140或下选择输出线LPDCSEL(7：4))142，其与上库20或滑动下库22中任何项的特定的冗余存储区块(b0-b7)18有关。标示“(7：0)”及“(7：4)”分别表示8个及4个上及下选择输出线140，142。上选择输出线(UPDCSEL(7：0))140及下选择输出线LPDCSEL(7：4))142动作以读取在地址CAM电路54内的多个存储位置。
如上所述，可以依据同时操作闪存10的制造方式，而在上库20或滑动下库22上定位冗余存储区块(b0-b7)18。如果将输入120-126定位在上库20中，则该与非门与冗余存储区块(b4-b7)18有关。而且如果将与非门128-136定位在滑动下库22中，则其与冗余存储区块(b4-b7)18有关。将与非门120-134中那一群决定时，也表示了由库地址缓冲器选择68决定的冗余存储区块(b4-b7)18。库地址缓冲器选择68决定是否上选择输出线(UPDCSEL(7：4))140或下选择输出线LPDCSEL(7：4))142提供输出线。
例如，当选择该选择项2时，冗余存储区块(b7)8定位在滑动下库22中，且库地址缓冲器选择68提供一不导通电信号予与非门126，及一导通电信号予与非门134。在此项架构中，与非门126不动作，因此不在对应的上选择输出线(UPDCSEL(7))140中提供输出信号。另外，当LAB表示冗余存储区块(b7)18的LAB地址输入项152，154及156处由冗余CAM读取漏极译码器电路50译码时，与非门134将对对应的下选择输出线LPDCSEL(7))142上提供输出信号。
在操作期间，冗余CAM读取漏极译码器电路50可接收定位在上库20或滑动下库22中的冗余存储区块(b0-b7)18中一项的冗余存储区块地址。因为库20，22可以独立操作，所以冗余CAM读取漏极译码器电路50可以控制指定予不同库20，22的地址CAM电路54。配置地址CAM电路54以指定予不同库20，22其方式为在同时操作期间，冗余CAM读取漏极译码器电路50维修列存储单元26。
为了确定没有发生冲突，当在上选择输出线(UPDCSEL(7：4))140上产生一输出信号时，在来自与非门136的上致能线(UREDEN)64上产生一导通的电信号。同样地，当在下选择输出线LPDCSEL(7：4))142上产生一输出信号时，由自与非门138在致能线(LREDEN)66上产生一导通的电信号。如果冗余存储区块地址线((A20)-(A18))24对于在上库20中的冗余存储区块(b0)译码，则例如该上致能线(UREDEN)64的输出为导通。导通的上致能线(UREDEN)64使该上库比较器电路56通作，此将于下文中加以说明。
维修选择译码器电路
图6为本优选的维修选择译码器电路52的电路示意图，该电路包含多个反相器160-162，一与非门164及选择或非门(NOR门)166-168，这些组件的电连接方式如图所示。该当一使用者进入一维修模式时，该维修选择译码器电路52动作。使用者使用该维修选择译码器电路52选择那一个冗余组件36，38将用于进行该维修作业。
当将同时操作闪存10置于维修模式时，由在一维修线(REP)170上的输入冗余存储区块动作维修选择译码器电路52。对应的地址线(UA(7)，UA(16))172组在第一冗余输出线(RYS(0))170或第二冗余输出线(RYS(1))178上产生电电路。在第一冗余输出线(RYS(0))176或第二冗余输出线RYS(1)178上的导通电信号使得在维修模式期间分别致动将编程的第一冗余组件(RE0)36或第二冗余组件(RE1)38。如上所述，将第一冗余组件(RE0)36或第二冗余组件(RE1)38显示予在地址CAM电路54内的存储位置。将用于进行维修的冗余组件36，38的选择将使得显示存储单元26列的以扇区为编排基准的地址的存储位置，其中该存储单元26为具缺陷者。
地址CAM电路
图7A表示本发明优选的地址CAM电路54的示意图。地址CAM电路54包含多个微CAM电路(mini CAM circuit)(b0-b7)180，及一与非门沟道晶体管182。如图所示，该微CAM电路(b0-b7)180电连接晶体管182。在本优选实施例中，有7个地址CAM电路54。
各该微CAM电路(b0-b7)180存储一位的具缺陷的列存储单元26中的以扇区为编排基准的地址。该辨识具有缺陷的存储单元26的以扇区为编排基准的地址包含在7个位中。该位存储在所有7个地址CAM电路54中，使得在各地址CAM电路54中存储一位。位数目，及因此地址CAM电路54为扇区12中存储单元26列数的函数。各微CAM电路(b0-b7)180指定予对应的冗余存储区块(b0-b7)18。如果例如具有缺陷的存储单元26的该列为冗余存储区块(b4)18，则用于具缺陷的存储单元的该列的以扇区为编排基准的地址的各位将存储在微CAM电路(b4)180中。
由动作具有地址线(UAj)184的与非门沟道晶体管182，而编程微CAM电路(b0-b7)180。该地址线(UAj)184表示具有缺陷的一列存储单元26中以扇区为编排基准的地址(j＝0-5)中的一位。将编程的此位由使用者及对应的地址线(UAj)184动作。地址线(UAj)184的动作电连接具有接地连接158的程序输入线(PRGDWN)186。该程序输入线(PRGDWN)186电连接微CAM电路(b0-b7)180，如第7A图中所示者。
各对应的微CAM电路(b0-b7)180包含两个存储位置(图中没有显示)，这些位置指定予第一冗余组件(RE0)36或第二冗余组件(RE1)38。如上所述，维修具有缺陷的存储单元26的各信号的冗余组件36，38在编程期间由该维修选择译码器电路52指定。该项指定辨识在微CAM电路(b0-b7)180中各项内两存储位置中那一项将应用具有缺陷的列存储单元26中以扇区为编排基准的地址加以编程。
辨识具有缺陷的存储单元26的一信号的地址资料存储在7个地址CAM电路54中，且包含一高字节或低字节的辨识器，一个以扇区为编排基准的列地址及一致动信号。该第一地址CAM电路54存储该具有缺陷的列存储单元是否在低位(即I/O0-7)或在高位(即I/O8-15)中的信息。在操作期间进行读取作业时，地址CAM电路54在一个上CAM输出线(UCAMOUTO(0))188及一个第二上CAM输出线(UCAMOUTO(1))188或一个下CAM输出线(LCAMOUTO(0))190及一个第二下CAM输出线(LCAMOUTO(1))190上提供电信号。如果具有缺陷的列存储单元26的以扇区为编排基准的地址指定为高字节时，则导通对应的电信号。
第一上CAM输出线(UCAMOUTO(0))188及第二上CAM输出线(UCAMOUTO(1))188分别表示在微CAM电路(b0-b7)180中的第一冗余组件(RE0)36及第二冗余组件(RE1)38。为了简化起见，在下文有关此电路的说明中，分别指定(1：0)表示第一冗余组件(RE0)36及第二冗余组件(RE1)38。读者可了解在编程期间选择冗余组件36，38的指定，因此，(1：0)表示的代表性线表示冗余组件36，38的线路。
当操作期间进行读取时，第2至第6地址CAM电路54各在上CAM输出线(UCAMOUTO(1：0))188或一个第一下CAM输出线(LCAMOUTO(1：0))190上提供一个电信号。在第2至第6地址CAM电路54的对应上及下CAM输出线(LCAMOUTO(180，190上的对应电信号为具有缺陷的各列存储单元26中存储的以扇区为编排基准的地址的位。以扇区为编排基准的列地址的最大有效位存储在地址CAM电路54中，而以扇区为编排基准的列地址的最小有效位存储在第6个地址CAM电路54中。
在维修模式期间编程地址CAM电路54以同时已应用具有缺陷的列存储单元26内以扇区为编排基准的地址编程第二至第6地址CAM电路54。当进行读取操作期间，第七地址CAM电路54在第一上CAM输出线(UCAMOUTO(1：0))188或第一下CAM输出线(LCAMOUTO(1：0))190上提供一导通的电信号，此时进行编程。须了解总是动作第七地址CAM电路54的与非门沟道晶体管182，以允许编程微CAM电路(b0-b7)180。
第7B图表示优选的微CAM电路(b0-b7)180的电路流程图。该微CAM电路(b0-b7)180包含多个P沟道增强晶体管(p-channelenhancement transistor)192-198，及多个n沟道晶体管200-218，及多个CAM单元220，222，这些组件电连接方式如图所示者。该在冗余CAM去除模式期间，维修模式期间，该操作期间操作该微CAM电路(b0-b7)180。
微CAM电路180包含两个CAM单元220，222，其为双聚晶体管(double poly transistor)。该CAM单元220，222包含一程序装置224及一读取装置226。该程序装置224为核心型式的快闪晶体管，且读取装置226基本上为一本质晶体管，只是其聚合-1连接到程序装置的聚合-1。因此当程序装置224编程时，读取装置226也编程，此是因为聚合-1充电之故。聚合-2层形成各程序装置224的控制栅极，该程序装置电连接冗余栅极线字节G)228。该程序装置224的源极电连接接地连接158，且连接装置226的源极电连接CAM擦除线(CAMERSH)236以允许CAM单元220，222被擦除。
在操作期间，冗余栅极线(RG)228将预定的电压指向在读取，编程或擦除期间的程序装置224的栅极。下CAM擦除线(CAMERSH)232将预定的电压指向在擦除操作期间的读取装置226的源极。在冗余栅极线(RG)228及CAM擦除线(CAMERSH)232上产生预定的电压为熟知的技术。
在冗余CAM擦除模式期间擦除CAM单元220，222。在冗余CAM擦除模式期间，使用者指定将擦除微CAM电路(b0-b7)180中的那一项在特定微CAM电路(b0-b7)180的冗余栅极线(RG)228上下预定的负擦除电压呈脉冲型式。另外，在特定的微CAM电路(b0-b7)180的CAM擦除线(CAMERSH)232上提供预定的正电压。在本优选实施例中，预定的负擦除电压为约-9.0V。
在维修模式期间编程该微CAM电路(b0-b7)180。在编程期间，冗余CAM读取漏极译码器电路50接收且译码冗余存储区块地址，在这些地址上是定位在具有缺陷的存储单元26的各列且在上选择输出线(UPDCSEL(7：0))140或下选择输出线LPDCSEL(7：4))140上产生一对应的输出信号，如上所述者。上选择输出线(UPDCSEL(7：4))140及下选择输出线LPDCSEL(7：4))145电连接微CAM电路(b0-b7)180。另外，上选择输出线(UPDCSEL(3：0))140分别电连接该微CAM电路(b0-b3)180。
在微CAM电路(b4-b7)180编程期间，当将预定的信号作用到上选择输出线(UPDCSEL(7：4))140或下选择输出线(LPDCSEL(7：4))140时，动作n沟道晶体管216，218N，沟道晶体管216，218的功能为应用程序输入线(PRGDWN)186电连接微CMA电路(b4-b7)。如上所述，该程序输入线(PRGDWN)186电连接接地连接158，此时地址CAM电路54的n沟道晶体管182与地址线(UAj)184一起动作。另外，如上所述维修选择译码器电路52在第一冗余输出线(RYS(0)176上产生一电压信号，或在该第二冗余输出线(RYS(1))178上产生一电压信号以指定在维修模式期间选择以无法编程的冗余组件36，38。该第一冗余输出线(RYS(0))176或第二冗余输出线(RYS(1))178分别动作n沟道晶体管200或n沟道晶体管208。
当动作n沟道晶体管200或208时，对应的p沟道增强晶体管194或198动作以将来自一程序电压线(VPROG)234的调整的编程电压导通到对应的CAM单元220，222。该冗余栅极线(RG)228同时上升到预定的编程电压。增加应用具有缺陷的列存储单元26的地址信息的一位编程该指定予第一冗余组件(RE0)36的对应程序装置224或指定予第二冗余组件(RE1)38的对应程序装置224。
在操作期间，只要由同时操作闪存10译码动作列存储单元的以扇区为编排基准的地址，则可读取该微CAM电路(b0-b7)180。如上所述，冗余CAM读取漏极译码器电路50在对应的上选择输出线(UPDCSEL(7：0))140上产生一导电信号或在对应的下选择输出线LPDCSEL(7：4))142上产生一导电信号。上或下选择输出线140，142辨识定位冗余存储区块(b0-b7)18的库20，22，包含如上所述的动作列存储单元的。
来自冗余CAM读取漏极译码器电路50的导电信号使指定予对应的冗余存储区块(b0-b7)18的微CAM电路(b0-b7)180动作。如果，例如冗余存储区块(b4)18为动作列存储单元的位置，而冗余存储区块(b4)18位在上库20上，则使微CAM电路(b4)180动作。在上选择输出线(UPDCSEL(4))140上的导电信号使微CAM电路(b4)180动作。下选择输出线(LPDCSEL(4))140总是不导通。因为只有上选择输出线(UPDCSEL(4))140导通之故，只有上CAM输出线(UCAMOUT(1：0))188提供用于微CAM电路(b4)180的数据。因为下选择输出线(LPDCSEL(4))140总是不导通故在库20，22之间没有任何的冲突。
当读取微CAM电路(b0-b7)180时，n沟道晶体管204，212或n沟道晶体管206，214可动作，此端视所选择的库20，22而定。n沟道晶体管204，212为上库读取选择晶体管，且n沟道晶体管206，214为下库读取选择晶体管。当对应的下选择输出线LPDCSEL(7：4))142导通而表示冗余存储区块(b0-b7)18在滑动下库22中时，下库读取选择晶体管206，214动作。反之，当在16：0))140上的输出导通而表示微CAM电路(b0-b7)180是定位在上库20中时，n沟道晶体管204，212即动作。
如上所述，因为上库20及滑动下库22以“双向”冗余方式操作，所以表示来自库20，22中的冗余存储区块(b0-b7)18的微CAM电路(b0-b7)180可在同时操作闪存10同时操作期间读取。另外，CAM单元220，222分别指定予第一冗余组件(RE0)36及第二冗余组件(RE1)38。因此，当读取一微CAM电路(b0-b7)180时，存储在CAM单元220中的数据指定予第一冗余组件(RE0)36且存储在CAM单元222中的数据指定予第二冗余组件(RE1)38。在各微CAM电路(b0-b7)180中的CAM单元220在来自各地址CAM电路54的第一上CAM输出线(UCAMOUT(0))188或第一下CAM输出线(LCAMOUT(1))190上提供地址信息。读者须了解使用第一及第二指示(1：0)以形成在不同上线有两个电信号，以表示第一冗余组件(RE0)36及第二冗余组件(RE1)38。上CAM输出线(UCAMOUT(1：0))188及下CAM输出线(LCAMOUT(1：0))190分别与上及下库比较器电路56，58电连接。
上及下库比较器电路
兹参照图4，在本优选实施例中所使用的上库比较器电路56及下库比较器电路58相同。为了详细说明电路操作及配置，可参考在美国专利5,349,558中提出的奇偶对电路，其标题为“以扇区为编排基准的冗余结构”，Cleveland。在Cleveland的专利所使用的参考电流信号(REFBIAS)的例为产生参考电流以读取微CAM电路的方式已为一接地连接(图中没有显示)所取代。在冗余结构中的参考电流持续可用，且因此外部读取该微CAM电路(b0-b7)180。如已有技术中所熟知者，经由产生一预定的r/c特性，其可使得来自电压源(Vcc)的参考电流达到最小，而使得功率耗损达到最小。另外，本优选实施例中，有两个上及下库比较器电路56，58，其分别经由对应及上及下CAM输出线188，190而电连接对应的地址CAM电路54。
兹再参照图4，当在上库20或滑动下库22上分别执行读取或写入操作时，在操作期间分别动作上及下库比较器电路56，58。在读取或读取期间，多个上控制电路地址线(UAj)184线(UAA(5：1))57或下控制器电路地址线(UAA(5：1))59提供表示动作列存储单元中以扇区为编排基准的地址的电信号，该指定项(5：1)表示动作列存储单元中以扇区为编排基准的地址包括5信号线的5位。
从地址缓冲器中提供动作列存储单元中以扇区为编排基准的地址予上及下库控制器电路56，58。另外，表示先前存储在各地址CAM电路54中的地址信息的电信号经由上CAM输出线(UCAMOUTO(1：0))188或下CAM输出线(LCAMOUTO(1：0))190提供予上或下库比较器电路56，58。然后比较具有缺陷的先前存储的列存储单元26中以扇区为编排基准的地址的各别位与动作列存储单元的以扇区为编排基准的地址。
在本优选实施例中，因为在地址CAM电路54中存储有二位数据中的7个位，在以扇区为编排基准的地址比较期间，同时使用所有7个地址CAM电路54及14个上库比较器电路56或下库比较器电路58。而且，因为具有缺陷的列存储单元26中以扇区为编排基准的地址有5个地址位，所以其余上或下比较器电路56，58及对应的地址CAM电路54译码高字节或低字节辨识器，且如上所述致能该组件。
表示在上CAM输出线(UCAMOUTO(1：0))188或下CAM输出线(LCAMOUTO(1：0))190上的高字节或低字节辨识器的电信号以对应的上或下库比较器电路与一均为导通(逻辑“1”)的电信号比较。以对应的上及下库比较器电路56，58分别比较在上CAM输出线(UCAMOUT6(1：0))188或下CAM输出线(LCAMOUT6(1：0))190及在上致能线(UREDEN)64或下致能线(LREDEN)66。如上所述，上及下致能线64，66电连接于冗余CAM读取漏极译码器电路50。在上致能线(UREDEN)64或下致能线(LREDEN)66上的导电信号表示上库20或滑动下库22对应的冗余存储区块地址是由冗余CAM读取漏极译码器电路50加以译码。
当具有缺陷的先前存储的列存储单元26的中以扇区为编排基准的地址与动作列存储单元匹配时，上或下库比较器电路56，58提供多个电信号予对应的上或下库控制逻辑电路60，62。在地址匹配输出线(YCOM)236，一致能输出线(YCE)237及一高字节输出线(HIBYTE)238上产生多个电信号。
在本优选实施例中，5个上或下库比较器电路56，58各比较一位的以扇区为编排基准的地址且在对应的信号线上产生多个电信号。以“U”及“L”指示该信号线以分别表示上库20及滑动下库22，如图4所示。为了简化起见，此处将说明的重心集中在上库20。另外，来自上库比较器电路56的电信号指定为第一冗余组件(RE0)36及第二冗余组件(RE1)38。如上所述，该指定(1：4)表示与第一冗余组件(RE0)36及第二冗余组件(RE1)38相关的信号。
在操作期间，当上库比较器电路56已比较匹配以扇区为编排基准的地址的位时，上地址匹配线(UYCOM(1：0))236开始导通。另外，上库比较器电路56在上致能输出线(OYCE(1：0))237上产生一导通的电信号。而且，如果具有缺陷的列存储单元26为高字节，则上库比较器电路56产生一导通电信号。如上所述，具有缺陷的列存储单元26能定位在高字节或低字节中。来自上或下库比较器电路56，58中的多个输出信号向多个冗余预先译码电路引导，包含在上库比较逻辑电路60，62中。
上及下库控制逻辑电路
图8A为优选的冗余预先译码器电路0(redpredec0)240或冗余预先译码器电路1(redpredec1)242。该冗余预先译码器电路0(redpredec0)240与冗余预先译码器电路1(redpredecl)242相同。该冗余预先译码器电路0及1 240，242分别表示在上及下库比较器逻辑电路60，62中的第一冗余组件(RE0)36及第二冗余组件(RE1)38。因此，为了简化起见，将说明表示冗余预先译码器电路0(redpredec)240及冗余预先译码器电路1(redpredec1)242的冗余预先译码器电路(redpredec)。另外，以下仅提供对应上库20的冗余预先译码器电路(redpredec)的操作说明，滑动下库22中的操作与上库20相同。
本优选的冗余预先译码器电路(redpredec)包含多个与非门244-252，一个反相器254，及多个或非门256-262，其电连接如图8A所示。如上所述，当动作时，上库控制逻辑电路60使UA位线译码器(图中没有显示)失去动作；该译码器试图译码包含在上库20中具有缺陷的列存储单元26的字节而使冗余的UA位线译码器(图中没有显示)动作。该冗余的UA位线译码器使字节动作，此字节为包含冗余的列存储单元34的冗余组件36，38。由在上高字节输出线(UHIBYTE(1：0))238上的电信号，第一或第5地址匹配输出线(UYCOM(1：0))236及来自上库比较器电路56的上致能输出线(UYCE(1：0))237中的各项动作该冗余预先译码器电路(redpredec)。
如上所述，当地址匹配时，则上致能输出线(UYCE(1：0))237及第1至第5上地址匹配输出线金属1冗余位线40YCOM(1：0))236导通(逻辑“1”)。导通的信号指示在具有缺陷的列存储单元26的测试期间，辨识动作列存储单元中以扇区为编排基准的地址，且由第一冗余组件(RE0)36或第二冗余组件(RE1)38加以维修。在上高字节输出线UHIBYTE(1：0)238上的电信号指示包含具有缺陷的列存储单元26的字节是否为高字节或低字节。如上所述，因为冗余组件36，38只包含8个位(金属2)，指定一冗余组件36，38以取代扇区12内的高字节或低字节。
在本优选实施例中，冗余预先译码器电路(redpredec)在一维修译码器低字节输出线(RPDECBL(1：0))264及一维修译码器高字节输出线(RPDECBH(1：0))266上提供电信号。正常时，该维修译码器高及低字节输出线264，266导通(逻辑“1”)且将成为不导通(逻辑“0”)以指示将维修的字节分别为高字节或低字节。当维修译码器低字节输出线(RPDECBL(1：0))264停止导通时，维修一低字节，且反之当维修译码器高字节输出线(RPDECBH(1：0))266停止导通时，维修一高字节。
图8B表示上及下库逻辑电路60，62的电路示意图，其包含冗余预先译码器电路0(redpredec)240及冗余预先译码器电路1(redpredec1)242。另外，上及下库比较逻辑电路60，62包含多个与非门276-278及多个反相器280-290，这些组件互相电连接，如图8B所示。下库控制逻辑电路62同于上库控制逻辑电路60，因此，在此仅说明上库控制逻辑电路60。
本优选的上库控制逻辑电路60使UA位线译码器(图中没有显示)不动作，该译码器译码具有缺陷的列存储单元26。以分别来自冗余预先译码器电路0(redpredec)240或冗余预先译码器电路1(redpredec1)242来的电信号施加于失能低字节地址输出线(DISYLB(1：0))296或失能高字节地址输出线(DISYHB(1：0))298而使UA位线译码器不动作(失能)。当维修译码器低字节输出线(RPDECBL(1：0))264停止导通时，低字节输出线(DISYSB(1：0))296为不导通，因此使该UA位线译码器的低字节不动作而不译码包含在具有缺陷的列存储单元26中的字节。同样地，如果在维修译码器的高字节输出线(RPDECBH(1：0))266上的电信号停止导通时，该失能高字节地址输出线(DISYHB(1：0))298将使UA位线译码器的高字节不动作，而不译码包含在具有缺陷的列存储单元26中的字节。
另外，当维修的译码器高字节输出线(RPDECBH(1：0))266不导通时，对应的译码高字节线(REDH(1：0))294开始导通而使冗余UA位线译码器译码指定以进行维修的冗余组件36，38。当维修译码器低字节输出线(RPDECBL(1：0))264不导通(逻辑“0”)，且对应的冗余低字节线(REDL(1：0))292开始导通时，则发生相同的逻辑。
本优选同时操作闪存10包含“双向”的以扇区为编排基准的冗余结构，其允许在同时操作期间，同时对上库20及滑动下库22进行维修。该配置的冗余存储区块(b0-b7)18与在地址CAM电路54中存储的位置相关，可基于冗余存储区块(b0-b7)18的库位置，由冗余CAM读取漏极译码器电路50配置该地址CAM电路。因为该存储的位置为可配置，不需要其它额外的存储位置以用于冗余存储区块(b0-b7)18中可能的空白位置。另外，冗余CAM读取漏极译码器电路50对于地址CAM电路54提供双地址译码，以允许分开操作上库20及滑动下库22。在上库20及滑动下库22中以扇区为编排基准的的冗余电路提供上库20及滑动下库22中以扇区为编排基准的冗余结构可独立操作，以使得在同时操作期间的延迟达到最小。
因此，上述的详细说明是用于说明本发明，而非限制本发明，所以，本发明的精神及观点是由本发明权利要求及其等同所定义。