通讯处理器的总线结构和共享总线判优方法 背景
1、发明领域
本发明基本上涉及小型多处理器系统，如带有控制处理器和信号处理器的移动电话系统。更具体地讲，本发明涉及含有一个或多个处理器的系统，处理器执行某种软件程序或一些有顺序的步骤，这些程序和步骤有时可以改变、修正或升级。
2、相关技术
通讯设备，如移动电话系统，进行各种信号和数据处理。在以前的系统中，数字信号处理器对数字化的音频信号进行处理；微处理器控制单元控制整个系统的运行，其中包括单个设备单元间通讯的建立和取消。在最简单的常规系统中，数字信号处理器和微处理器控制单元之间的相互通讯是通过单口和多口共享存储器、控制信号等实现的。然而，当允许数字信号处理器和微处理器控制单元之间相互通讯时，其他方法和控制方案也是可行的，例如通过共享存储器来实现。虽然有些通讯系统的数字信号处理器和微处理器控制单元之间没有相互通讯，但单元间通讯的发展愈来愈需要数字信号处理器和微处理器控制单元之间相互进行通讯；单元间通讯包括数据通讯以及音频通讯。
通讯标准也在不断的发展，并且这种发展将继续下去。标准通常被设计成是可以扩展的，新的功能被设计成可向后兼容，这样，新功能可以推广使用，而不必更换现场的每件设备。为了与标准的发展相适应，淘汰数字信号处理器或微处理器控制单元中所使用的只读存储住存软件或硬件势在必行。对只读存储住存软件或硬件进行修改是相当困难的；因为除了在初次生产制造时，只读存储器基本上是不能改写的。
上述提到的种种需求最终导致开发出了集数字信号处理器、微处器控制单元、只读存储器和随机存储器于一体的集成电路，将随机存储器添加到集成电路中所耗费的成本迫使数字信号处理器和微处理器控制单元在任何可能的情况下共享随机存储器。为了方便数字信号处理器和微处理器控制单元之间的通讯；并且避免浪费非常宝贵地存储空间，数字信号处理器和微处理器控制单元共享随机存储器。为了与不断发展的通讯标准保持一致，需要对系统进行重新设置，为了使这种重新设置的能力及灵活性达到最大程度，系统软件被加载在随机存储器之中。然而，当共享存储器时，例如使用图1所示的结构时，访问存储器的带宽则变成一个严重问题。本发明的概述
本发明的基本目的是提供一种更好的总线结构；尤其是为通讯处理器提供一种更好的总线结构；当然这种更好的总线结构并不只是专用于通讯处理器。在满足更好的总线结构需求的同时，发明者发现还需要一种新的总线判优方法。
根据本发明的一个方面，集成电路由第一级数据处理子系统、第二级数据处理子系统、第一级伺服子系统，第二级伺服子系统和第一、二、三、四级总线组成。第一级数据处理与子系统包括一级处理器，该处理器做为总线主控装置与第一级总线相连；第二级数据处理子系统包括二级处理器，该处理器做为总线主控装置与第二级总线相连；第一级伺服子系统包括存储单元，该存储单元可为一级处理器也可为二级处理器所用，第二级伺服子系统还包括第四级总线；第一、二、三、四级总线通过总线判优模块彼此相连；总线判优模块在连接第一级、二级总线主控装置和第一、二级伺服子系统时不会出现阻塞情况。
本发明的这一方面可能会有几种变化。例如，第一级伺服子系统可能包含共享存储器，该存储器与第三级总线相连，由一级处理器通过第三级总线其享。可能还有与一级处理器相连的本地存储器，一级处理器直接与本地存储器进行通讯。集成电路可能还包括存储器直接访问控制器和存储器直接访问总线，该总线与第三、四级总线相连；这样，数据可在第一级伺服子系统和第二级伺服子系统间交换，这种交换不受一级或二级处理器的干扰。另外还可能有存储器访问界面，这一界面将第三级或第四级总线中的连接到本地存储器上。第四级总线可能含有与外部装置相连的接口；外部装置有可能是存储装置。
根据本发明的另一方面，集成电路由数据通讯元件、监控系统、第一级伺服元件系统、第二级伺服元件系统、存储器直接访问系统和第一、二、三、四、五级内部总线组成。其中数据通讯元件由带有一级内部总线的通讯系统组成；监控系统含有二级内部总线；第一级伺服元件系统包含第三级内部总线；第三级伺服元件系统含有第四级内部总线；存储器直接访问系统含有第五级内部总线；第一、二、三、四、五级内部总线通过总线判优模块彼此相连。根据本发明的这一方面，这一集成电路可能还包括系统存储器；数据通讯系统和监控系统通过总线判优模块和第三级内部总线可以访问系统存储器。
通过对电路元件进行设置，存储直接访问系统可直接在系统存储器和第二级伺服元件系统之间交换数据。第二级伺服元件系统可以包括系统支持元件、通讯支持元件和输入/输出元件。系统支持元件可以含有中断信号控制器；通讯支持元件和输入/输出元件可以含有通用串行口。通讯系统可以含有数字信号处理器，而监控单元通过第一、二级内部总线之上的内部电路元件进行相互通讯；通过总线判优模块和第三级内部总线与系统存储器进行通讯。第四级总线可以带有与外部装置进行连接的接口，外部装置可以是存储装置。
在本发明与电讯系统有关的一个方面，有一种集成电路装置用于电话听筒中。该集成电路装置由以下部分组成：数字信号处理器；微处理器控制单元，共享系统存储器，与数字信号处理器相连的数字信号处理器总线；与微处理器控制单元相连的微处理器控制单元总线；周边单元以及与周边单元相连的周边总线；与系统共享存储器相连的存储器总线；有选择地将数字信号处理器总线及微处理器控制单元总线与存储器总线及周边总线相连的总线判优模块。当数字信号处理器和微处理器控制单元需要访问不同的总线时，访问不会出现阻塞情况。在一种变通中，该装置还可以含有存储器直接访问控制器和由该控制器控制的存储器直接访问总线；其中总线判优模块将进一步有选择地将存储器直接访问总线与存储器总线和周边总线连接。周边单元系统可能还包括一个或多个支持单元；其中包括系统支持单元、通讯支持单元和输入/输出单元。在这些变化中，数字信号处理器和微处理器控制单元通过数字信号处理器及微处理器控制单元的本地总线分别与本地装置进行通讯；通过总线判优模块和存储器总线与系统存储器进行通讯。还可以有一条外部总线，该总线带有与存储装置这样外部设备进行的连接的接口。
根据本发明的再一方面，有一些方法满足优先访问总线的要求。在没有高级别中断信号的情况下，满足优先访问总线要求的方法会允许提出高级别访问请求的请求方访问总线，同意拥有当前请求位置的要求方访问总线的要求。依据这一方法，当处理器在暂停期间处于等机状态时，正在处理实时信号的处理器可以访问总线。暂停期间可由程序进行设定。显示处理器待机状态超过暂停期间可以是一种高级别中断信号要求。当目前请求位置拥有者的要求被满足时，请求位置占用者的列表可以被更新。按照循环表，当最高级别的接入请求被满足时，循环表和请求位置占用者表格都要加以更新。
根据本发明的再一方面，有可以进行编程的电路元件；这一元件由多级主控装置总线、多个总线主控装置、多级伺服总线、多资源和总线判优模块组成。其中每个总线主控装置都与相应的主控装置总线相连；多级资源为多个总线主控装置中的第一级及第二级主控装置所用，每一个资源都与相应的多级伺服总线相连；总线判优模块将多级主控装置总线和多级伺服总线相互连接起来；总线判优模块保证向每个总线主控装置分配访问多级资源所需的最小预定数量的带宽；第一级总线主控装置不需要的带宽被重新分配给了需要带宽的第二级总线主控装置。在这样一个电路元件中，资源可由存储器组成；存储器至少为多个总线主控装置中的第一级和第二级主控装置所使用。总线判优模块还包括存储器直接访问总线；该总线有选择地将多级伺服总线中的两条相连，多级资源可以包括一个或多个支持单元；其中包括系统支持单元、通讯支持单元和输入/输出支持单元；系统支持单元用做为中断信号控制器，通讯支持单元可以是全球移动通讯系统支持单元，输入/输出支持单元是通用串行口。第一级总线主控装置还可包括数字信号处理器。第二级总线主控装置还可包括微处理器控制单元。该电路元件还可包括一条外部伺服总线；这条外部总线含有与外部装置进行连接的接口；外部装置可以是存储装置。本发明附图简介
在图示中，相同的参考文字表明相同的单元。
图1是常规总线结构的模块示意图，其中包括共享内存。
图2是体现本发明各个方面的总线结构模块示意简图。
图3是图2所示总线结构的详细模块图
图4判优方法的流程图，该判优方法体现了本发明的各个方面。本发明的详细说明
通过阅读下面具体应用情况的详细说明可以更好地理解本发明。
本发明各个方面具体应用实例的结构总貌在图2中给出。
在下述说明中，当提到总线时，意思是指本说明中的一组将电路中的各种功能单元、系统或电路元件连接起来的信号路径。总线可能包括寻址元件和数据传输元件；而有些时候，这二种元件可独自构成总线。最普遍的情况是，虽然串行总线也是已知的，但总线被设计成带有二条或多条平行信号路径；这些路径传输多比特宽度的数据和地址信息。
图2中包括装置200，例如，它可制成集成电路。该装置包括数字信号处理器子系统201和微处理器控制单元202。在数字信号处理器子系统201内，有一条本地总线(未画出)与处理器相连。总线203设有装置200内其他元件与数字信号处理器子系统201相连的外部接口，总线203还可以做为数字信号处理器子系统201内部的本地总线。微处理器控制单元202同样含有本地的微处理器控制单元总线204；这一总线设有装置200内其他元件与微处理器控制单元子系统202相连的外部接口。由于子系统201和202各有一个处理器，所以装置200有多个处理器可用。为了改进每个处理器的性能，每个处理器都拥有自己的子系统(201，202)以及自己的本地总线(分别为203，204)。下面将对此进行更详细的讨论说明。如上所述，数字信号处理子系统201和微处理器控制单元子系统202(将在以后说明)分别包含数字信号处理器和微处理器控制单元。数字信号处理器和微处理器控制单元都是总线主控装置，就是说它们都可以请求通过各自的本地总线访问装置200的其他单元。如果这种结构可以更好地满足设计要求，则这二个子系统中每个子系统还可带有多条内部总线。
装置200还包括另外三条总线205、206和207，与这些总线相连的是一些附加单元。装置200的其余单元是总线伺服器，它们对来自总线主控装置的访问请求做出反应。例如，静态随机访问存储器就与总线205相连；该存储器可以用做为系统共享存储器。装置200通过各种周边装置完成它的基本功能，这些周边装置包含在周边子系统209之中，并与周边总线206相连。最后，外部电路元件210，如瞬时只读存储器，与外部总线207相连。在上述各种装置和总线中，设计人员可以针对具体用途对功能的分配进行更适合地优化。在图示所描述的具体情况中，装置200可有多种优化选择，这些选择适于用做无线移动通讯设施的核心；如用于全球移动通讯电话系统、支持其他通讯协议如分区多级接口协议的电话系统或支持无线应用协议的设施。
上述的总线203、204、205、206和207通过总线判优模块211彼此相连，判优模块211包括存储器直接访问子系统(未画出)。总线判优模块211的设置及操作将在下面进行更详细的描述。这一设置和操作决定着何时、哪些总线可以相互通讯。总线判优模块211被进行优化以保证数字信号处理器子系统201和微处理器控制单元子系统202访问其他系统单元所需的最小接口带宽；并保证一处的子系统201、202不会闭锁他处的子系统201、202。
在所示的装置200具体应用中，所有的总线主控装置，包括数字信号处理器子系统201和微处理器控制单元子系统201在内，都使用共同的、统一的地址空间。使用统一的地址空间可以带来许多重要益处。例如，只通过传送所要交换数据或编码的地址计数器；将地址计数器写到共知的位置上，数字信号处理器子系统201和微处理器控制单元子系统202就可以交换静态随机访问存储器中的数据或编码。利用统一的地址空间还有一个优点，既总线判优模块211中的地址解码逻辑得到了明显地简化；因为在具体操作中，无论是涉及总线主控装置还是涉及总线伺服装置，所用的解码方法是相同的。统一地址空间的另一优点是可以形成非常对称的系统。由于数字信号处理器和微处理器控制单元使用同一地址空间，所以编码可以很容易地从某一装置传送到另一装置。因此，设计人员可以更好地在数字信号得理器和微处理器控制单元之间分配程序编码，从而避免严重的路径阻塞及处理器过载。
结合图3可以对所示的具体应用进行更加详细的描述。首先描述数字信号处理器子系统201。
数字信号处理器子系统201的核心部分是一模拟装置218X数字信号处理器内核301。其他类型的数字信号处理器内核也可使用，包括那些可执行微处理器控制单元功能或其他可完成数字信号处理器软、硬件功能的装置。数字信号处理器子系统201还包括存储器管理系统302；系统302包括下载控制器、超高速缓冲存储器和暂时存储器的控制器及超高速缓冲存储器、数字信号处理器专用周边设施；周边设施包括维特比共处理器303和通用编码引擎304。数字信号处理器专用周边设施的功能可以在数字信号处理器或外部硬件和/或软件中实现。
值得注意的是，数字信号处理器子系统201没有内部只读存储器。取而代之的是，数字信号处理器程序编码被动态地下载或贮存到数字信号处理器的超高速缓冲存储器305中。使用超高速缓冲存储器305，数字信号处理器程序编码的下载对于用户是透明的。通过使用常规的贮存技术，在某一时间点，像语音编码功能这样具体功能所需的所有数字信号处理器程序编码并非都要下载。相反，只是被数字信号处理器当前所用的那部分编码才需要下载。这样，数字信号处理器子系统201就会需要更小的存储空间。虽然前面的讨论中提到数字信号处理器子系统201不需要内部只读存储器，但如果希望的话，也可以带有这样的存储器，这并不背离本发明的思想。
数字信号处理器程序编码既可从内部系统存储器208也可从外部存储器加载到超高速缓冲储器中，外部存储器可以是瞬时存储器，它做为外部装置210与总线207相连。由于这样的灵活性，数字信号处理器子系统201与微处理器控制单元子系统202间在访问存储器方面的冲突被降到了最低程度。程序编码的关键部分应当放置在系统实际工作时总体及等待时间最短的地方。
由于在软件分配方面具体最大程度的灵活性，所以数字信号处理器子系统201可通过数字信号处理器总线203和总线判优模块211访问所有总线系统204、205、206和207。
数字信息处理器子系统201还可带有内部静态随机存储器305，它可以被数据及含有关键定时要求的程序编码所使用。微处理器控制单元子系统202还可以经存储器访问界面模块306访问内部静态随机存储器305；模块306与外部总线206相连。
微处理器控制单元子系统202包括ARM7TDMI微处理器控制单元核心307(由美国ARM有限公司生产)或其他相配的微处理器控制单元接口。微处理器控制单元子系统202还包括时钟电路308和小型只读存储器309；存储器309含有加载储存在外部的软件所需的引导指令编码。
当前这一具体应用中的存储器208是用于储存数据和编码的内部静态随机存储器。当数字信号处理器子系统201和微处理器控制单元子系统202通过总线判优模块211与存储器总线205相连后，经过各自的总线203和204就可访问存储器208，为了与数字信号处理器子系统的主要定时编码分开，微处理器控制单元子系统的主要定时编码可以存放在这一存储器中。少部分数字信号处理器主要定时编码也可储存在静态随机存储器208中。
外围子系统209包括通用中断信号控制器310、通用定时器311、通用串行口312、普通用途的输入/输出口313和全球通讯系统输入/输出系统314。通用中断信号控制器收集系统收到的所有中断信号，把信号组合起来并判定出它们的优先级别。这样，就实现了全程序化的中断信号级别判定方案。在当前所述的具体应用中，还有三个独立的中断信号控制器(未画出)，用于数字信号处理器子系统201，用于微处理器控制单元子系统202，最后一个用于总线判优模块。通用计时模块311是全软件设置的定时模块，用于系统的计时。定时模块可以产生间断信号，并能建立和撤销与装置200的外部连接。通用串行口312是全软件编程的顺序器，它带有专门硬件，可执行串行口标准。通用串行口312可以被编程以便适应大多数已知的串行标准。因此，装置200的每个用户可以建立单一的硬件专用串行界面，不用改变装置200的任何内部结构。通用输入/输出313的功能可使各种外围装置与装置200建立连接，以适应于某一特殊软、硬件专用界面的要求。
外部总线207提供与装置200的高速连接，这适于连接像瞬时只读存储器这样的单元；外部总线207需要平行界面。
如上所述，所有的总线203、204、205、206和207都是通过总线判优模块211而彼此连在一起的。总线判优模块包括三个判优单元314、315和316以及存储器直接访问子系统；存储器直接访问子系统包括存储直接访问总线317和存储直接访问控制器318，下面将会对317和318进行描述。正如下面将要描述的，在一定程度上，由于各伺服总线带有独立的判优单元，所以总线判优模块211在多个总线主控装置各自要求访问与不同伺服总线相连的资源时，可以避免发生阻塞。
三个总线判优单元314、315和316各自分别对应三个主系统总线，即存储总线205、周边总线206和外部总线207。三个判优单元314、315、和316在结构上是相同的(判优方法可能不同)，但每个判优单元都专用于自己的主线，即205、206和207。
第一判优单元314有选择性地将存储总线205与数字信号处理器总线203、微处理器控制单元总线204、存储直接访问总线(在以后讨论)或数字信号处理器高速缓冲存储器中的一个相连。
第二判优单元315有选择性地将周边总线206与数字信号处理器总线203、微处理器控制单元总线204和存储器直接访问总线(在以后讨论)中的一个相连。
第三判优单元316有选择性地将存储总线207与数字信号处理器总线203、微处理器控制单元总线204、存储器直接访问及数字信号处理器高速缓冲存储器中的一个相连。
很明显，图3所示的是无阻塞结构。总线主控装置，如数字信号处理器核心301和微处理器控制单元307各自与它们的总线相连。某一总线主控装置在其自己总线上进行的本地通讯完全独立于另一总线主控装置在其自身总线上所进行的本地通讯。像总线伺服装置这样的资源分布在伺服总线205、206和207之间。当某一总线主控装置要求通过某一伺服总线访问某一资源而另一总线装置要求经另一伺服总线访问另一资源时，因为有单独的判优单元处理不同的请求，所以不会发生阻塞情况。因此，根据哪一总线主控装置是某一资源的主用方，设计人员可通过分配共享资源来优化资源结构。其他的无阻塞结构也可使用，例如可使用多口、无阻塞平行开关结构。
共享资源的分配可按如下进行。如果数字信号处理器核心301使用的一级资源比微处理器控制单元307使用的多，而微处理器控制单元307使用的二级资源比数字信号处理器核心301使用的多，则一级和二级资源应该连接到不同的伺服总线上。
根据下述的方法，判优单元314、315和316可各自访问自己的总线205、206和207。从请求方到判优单元314、315、316的工作总线选择信号表示一个访问和判优的请求。判优单元314、315、316或返回一个延迟访问的等待信号，或允许访问。当请求方被允许访问的总线选择信号失效时，则表明可以开始判优单元的下一轮判优循环。
为了使装置200的性能发挥到最大限度，访问数字信号处理器高速缓冲存储器可以以模块方式进行，(例如)一次可读12个字节。在图示说明的情况中，字节长度为16比特。根据本领域所知的特殊总线结构的需求，其他长度也可使用。因此可以充分利用如瞬时只读存储器所提供的带宽，瞬时只读存储器做为外部装置与外部总线207相连。下面将更详细地讨论判优方法。
总线判优模块的存储器直接访问子系统包括一条存储器直接访问总线317和多通道存储器直接访问控制器318。在图示说明的情况中，使用的是16通道控制器，存储器直接访问控制器318像数字信号处理器核心301和微处理器控制单元307一样，是总线主控装置。存储器直接访问总线317与三个判优单元314、315、316彼此相连，这样在与这三条总线及存储总线205、周边总线206和外部总线207相连的装置之间可实现存储器直接访问。数据和程序编码可以从总线205、206、207中一条总线上的任何地址位置传送到这三条总线中另一条总线上的任何地址位置。存储器直接访问控制器318包括字节传输存储器，该存储器被用来执行上面提到的和下面将要讨论的传递。存储器直接访问控制器还包括用于本技术领域已知目的的其他存储器。如果有特殊用途需要，可以使其他容量的存储器。在首次存储循环过程中，存储器直接访问控制器318进行单字节读取，然后在第二次及以后的存储循环中将字节写到目标位置上去。
存储器直接访问控制器318管理存储器直接访问总线317的操作。存储器直接访问控制器318为中断信号驱动的输入/输出装置及存储装置处理数据传递。存储器直接访问控制器318包括独立的具有相同功能的全双工通道。微处理器控制单元子系统202或数字信号处理器子系统201通过周边总线206对每条通道进行控制和设置。在存储器直接访问控制器318传递可编程的地址位置数量之后，它向中断信号控制器310发出中断信号。
存储器直接访问控制器318可以完成下列任务，使系统增加了额外的功能。在输入/输出装置和如微处理器控制单元子系统202之间可以创立随机存储缓冲区。因此，处理输入/输出数据所需的中断信号数量就会降低。在这种情况下，存储器直接访问控制器在存储模块之间传递一组预定的或可编程的数据字节量；比如在周边子系统209内的静态随机存储器208和输入/输出周边存储器之间传递。存储器直接访问控制器可将一组数据，如一份表格或程序，从内部装置200中的瞬时只读存储器上移到内部数字信号处理器子系统的数据存储器上、或程序存储器或高速缓冲存储器上。最后，存储器直接访问控制器能够按照需要将大型存储块从系统的位置拷贝到另一个位置。
下面将结合图4对图示说明情况的判优方法进行讨论。在图中，装置200，数字信号处理器子系统201、微处理器控制单元系统202和存储器直接访问控制器318都是总线主控装置。
根据一种简单的判优方法，每个装置都被赋与单一的优先级别。在这样一个系统中，最高级别的访问请求总是得到满足。然而，如果较高级别的装置不断地请求访问，这个机制可能会导致级别较低装置的带宽不足。另外一种普通判优方法是循环判优法。在这种方法中，每一装置都被给定一个优先级别，该级别取决于该装置在转动表中所处的位置。在表中最高位置的装置所提出的访问申请会得到满足。然后，在级别表中顶层的装置移到该表的最底部。但这些常规方法都不能满足这里所述装置的全部要求。
由于周边系统209的带宽要求不是很高，所以周边总线206的判优使用循环法。可以假定总线主控装置不会对周边总线提出背对背请求。
关于外部总线207和存储总线205，必须要考虑数字信号处理器总线203、微处理器控制单元总线204和存储器直接访问总线317的预计带宽要求。循环表是与含有15个可编程位置的固定表格联合使用的。依据数字信号处理器子系统201、微处理器控制单元子系统202和存储器直接访问控制器318的相应带宽需要，这15个位置被相应地分配给这三个总线主控装置。
最终的综合判优方法按如下进行：判优单元(图3中的314、315、316)在401处等待总线请求信号。然后判优单元在405处检验高级别中断信号。例如，如果数字信号处理器子系统201处于等候状态，则它不能操作串行口。因此，如果数字信号处理器子系统201处于等候状态，将发出高级别中断信号。当出现这样一个高级别中断信号并被检测到时，在403处发出这一高级别中断信号的总线主控装置所提出的访问请求将在402处被满足。在访问完成后，判优单元恢复原态并在401处等待总线请求信号。接下来，在404处，对可编程位置固定表格进行判定，判定某一请求方目前是否占有访问位置；如果是，则在405处允许当前位置的占有者进行访问；位置表格随后在406处进行更新，访问位置占有者将变成表中所列的下一个总线主控装置。如果在404处当前位置的占有者没有发出请求信号，则在407处根据循环表中的当前状态批准请求信号。然后循环表在408处进行更新，这一更新与位置占用方表格在406处的更新是同样的。
本文所述判优方法中有相当多部分不是按同步方式执行的，比如说是按异步逻辑执行的。使用异步过程，判优方法能直接处理总线请求信号，这样总线循环时间没有损失。只有406和408处的更新过程是按时钟循环方式进行的。在406、408处按时钟循环方式进行的更新过程中，将会批准一个总线访问请求。
在这样的判优方法中，可能有多个装置能发出高级别中断信号，当同时检测到二个或多个高级别中断信号时，则必须对这些信号进行二次优先级别判定。
本文结合数种具体情况对本发明进行了描述，但本领域内的技术人员十分清楚，可对本发明进行各种修改，这些修改被认为是在本发明的范围之内。因此，这里提出，本发明的范围只由本文所附权利要求的范围加以限定。