用于提供半导体存储器装置的技术 相关申请案交叉参考
本专利申请案主张优先于 2009 年 3 月 31 日提出申请的第 61/165,346 号美国临 时专利申请案， 所述美国临时专利申请案的全文以引用的方式并入本文中。
技术领域 本发明大体来说涉及半导体存储器装置且更特定来说涉及用于提供半导体存储 器装置的技术。
背景技术 半导体行业已经历已准许半导体存储器装置的密度及 / 或复杂性增加的技术进 步。 此外， 所述技术进步已允许各种类型的半导体存储器装置的电力消耗及封装大小减小。 持续的趋势是采用及 / 或制造使用改进性能、 减小泄漏电流且增强总缩放的技术、 材料及 装置的高级半导体存储器装置。绝缘体上硅 (SOI) 衬底及体块衬底是可用来制造此类半导 体存储器装置的材料的实例。举例来说， 此类半导体存储器装置可包含部分耗散 (PD) 型装 置、 完全耗散 (FD) 型装置、 多个栅极装置 ( 例如， 双栅极、 三个栅极或环绕栅极 ) 及鳍型 FET
装置。 半导体存储器装置可包含具有存储器晶体管的存储器单元， 所述存储器晶体管具 有其中可存储有电荷的电浮动主体区。 当过剩多数电荷载流子存储于所述电浮动主体区中 时， 存储器单元可存储逻辑高 ( 例如， 二进制 “1” 数据状态 )。当电浮动主体区耗散多数电 荷载流子时， 存储器单元可存储逻辑低 ( 例如， 二进制 “0” 数据状态 )。此外， 半导体存储器 装置可制造于绝缘体上硅 (SOI) 衬底或体块衬底 ( 例如， 实现主体隔离 ) 上。举例来说， 可 将半导体存储器装置制造为三维 (3-D) 装置 ( 例如， 多个栅极装置、 鳍型 FET、 凹陷栅极及 柱 )。
在一项常规技术中， 可通过将偏置信号施加到存储器晶体管的源极 / 漏极区及 / 或栅极来读取半导体存储器装置的存储器单元。因此， 常规读取技术可涉及响应于源极 / 漏极区及 / 或栅极偏置信号的施加来感测由存储器单元的电浮动主体区提供 / 在所述电浮 动主体区中产生的电流的量以确定存储于所述存储器单元中的数据状态。举例来说， 存储 器单元可具有对应于两个或两个以上不同逻辑状态的两个或两个以上不同电流状态 ( 例 如， 两个不同电流条件 / 状态对应于两个不同逻辑状态 ： 二进制 “0” 数据状态及二进制 “1” 数据状态 )。
在另一常规技术中， 可通过将偏置信号施加到存储器晶体管的源极 / 漏极区及 / 或栅极来写入到半导体存储器装置的存储器单元。因此， 常规写入技术可导致存储器单元 的电浮动主体区中的多数电荷载流子的增加 / 减少， 多数电荷载流子的增加 / 减少又可确 定存储器单元的数据状态。电浮动主体区中的多数电荷载流子的增加可由碰撞电离、 帶間 遂穿 ( 栅极诱发的漏极泄漏 “GIDL” ) 或直接注入而产生。电浮动主体区中的多数电荷载流 子的减少可由 ( 例如 ) 使用背部栅极脉冲供应经由漏极区电荷载流子移除、 源极区电荷载
流子移除或漏极与源极区电荷载流子移除来移除电荷载流子而产生。
通常， 常规半导体存储器单元需要相对大的区域及 / 或当执行读取及 / 或写入操 作时的大的电力消耗。举例来说， 常规半导体存储器单元可经制造具有在平面定向上的各 种区且占据绝缘体上硅 (SOI) 衬底或体块衬底上的大的区域。因此， 常规半导体存储器单 元可具有低效可缩放性且导致半导体存储器单元的大小的增加。此外， 在读取及 / 或写入 操作期间在正栅极偏置与负栅极偏置之间的脉冲供应可导致常规半导体存储器单元的电 力消耗的增加。
鉴于前述内容， 可理解可存在与常规浮体半导体存储器装置相关联的显著问题及 缺点。 发明内容 本发明揭示用于提供半导体存储器装置的技术。在一个特定实例性实施例中， 可 将所述技术实现为包括布置成行与列的阵列的多个存储器单元的半导体存储器装置。 每一 存储器单元可包含连接到在第一定向上延伸的源极线的第一区。 每一存储器单元还可包含 连接到在第二定向上延伸的位线的第二区。 每一存储器单元可进一步包含与字线间隔开且 电容性耦合到所述字线的主体区， 其中所述主体区为电浮动的且安置在所述第一区与所述 第二区之间。 所述半导体装置还可包括在所述阵列的所述第一定向上延伸的第一势垒壁及 在所述阵列的所述第二定向上延伸且与所述第一势垒壁相交以形成经配置以容纳所述多 个存储器单元中的每一者的沟槽区的第二势垒壁。
根据特定实例性实施例的其它方面， 所述第一区及所述第二区可为 N 掺杂区。
根据此特定实例性实施例的其它方面， 所述主体区可为 P 掺杂区。
根据此特定实例性实施例的额外方面， 所述主体区可为未经掺杂区。
根据此特定实例性实施例的额外方面， 所述第一势垒壁及所述第二势垒壁可由绝 缘氧化物材料形成。
根据此特定实例性实施例的又一方面， 所述第一势垒壁及所述第二势垒壁可形成 于 P 型衬底上。
根据特定实例性实施例的其它方面， 所述字线可沿所述主体区的一侧而安置。
根据此特定实例性实施例的其它方面， 所述字线的高度可类似于所述主体区的高 度。
根据此特定实例性实施例的额外方面， 所述字线可邻近于所述主体区的一侧及所 述第一区的至少一部分的一侧而安置。
根据此特定实例性实施例的额外方面， 所述字线可沿所述主体区的一侧及所述第 二区的至少一部分的一侧而安置。
根据此特定实例性实施例的又一方面， 所述字线可沿所述主体区的一侧、 所述第 一区的一侧的至少一部分及所述第二区的一侧的至少一部分而安置。
根据特定实例性实施例的其它方面， 所述字线的高度可短于所述主体区的高度。
根据此特定实例性实施例的其它方面， 所述字线可具有矩形横截面形状。
根据此特定实例性实施例的额外方面， 所述字线可具有 U 形横截面形状。
根据此特定实例性实施例的额外方面， 所述字线可具有 L 形横截面形状。
根据此特定实例性实施例的又一方面， 所述字线可电容性耦合到多个所述主体区。 根据特定实例性实施例的其它方面， 所述字线可耦合到恒定电压电位。
根据此特定实例性实施例的其它方面， 所述字线可耦合到接地电压电位。
根据此特定实例性实施例的额外方面， 所述存储器单元阵列可包括分离所述存储 器单元的邻近行的虚拟存储器单元行。
根据此特定实例性实施例的额外方面， 所述源极线可在配置于所述第一区下面的 平面中的所述第一定向上延伸。
根据此特定实例性实施例的又一方面， 所述位线可在配置于所述第二区上面的平 面中的所述第二定向上延伸。
根据特定实例性实施例的其它方面， 所述位线可经由位线接触件连接到所述第二 区。
现在将参照附图中所示的本发明实例性实施例来更详细地描述本发明。 虽然下文 参照实例性实施例来描述本发明， 但应了解， 本发明并不限于此。 所属领域的技术人员通过 阅读本文中的教示内容将会认识到额外实施方案、 修改及实施例， 这些额外实施方案、 修改 及实施例均属于本文中所述的本发明范围内且本发明对于这些额外实施方案、 修改及实施 例可具有显著实用性。
附图说明 为促进对本发明的更全面理解， 现在参照随附图式， 其中相同元件用相同编号指 代。不应将这些图式视为限制本发明， 而是打算仅具有实例性。
图 1 显示根据本发明实施例包含存储器单元阵列、 数据写入与感测电路以及存储 器单元选择与控制电路的半导体存储器装置的示意性框图。
图 2 显示根据本发明实施例具有多个存储器单元的存储器单元阵列的一部分的 俯视图。
图 3 显示根据本发明实施例具有多个存储器单元的存储器单元阵列的一部分的 横截面视图。
图 4 显示根据本发明的第一替代实施例具有多个存储器单元的存储器单元阵列 的一部分的横截面视图。
图 5 显示根据本发明的第二替代实施例具有多个存储器单元的存储器单元阵列 的一部分的横截面视图。
图 6 显示根据本发明实施例的存储器单元阵列的一部分的三维视图。
图 7 显示根据本发明实施例具有多个存储器单元的存储器单元阵列的一部分的 俯视图及横截面视图。
图 8 显示根据本发明的第一替代实施例具有多个存储器单元的存储器单元阵列 的一部分的俯视图及横截面视图。
图 9 显示根据本发明的第二替代实施例具有多个存储器单元的存储器单元阵列 的一部分的俯视图及横截面视图。
具体实施方式
参照图 1， 其显示根据本发明实施例的半导体存储器装置 10 的示意性框图， 所述 半导体存储器装置包括存储器单元阵列 20、 数据写入与感测电路 36 以及存储器单元选择 与控制电路 38。存储器单元阵列 20 可包括多个存储器单元 12， 每一存储器单元经由字线 (WL)28 及 / 或源极线 (EN)32 连接到存储器单元选择与控制电路 38 且经由位线 (CN)30 连 接到数据写入与感测电路 36。应了解， 位线 (CN)30 及源极线 (EN)32 是用来在两个信号线 之间进行区分的称号且其可互换使用。数据写入与感测电路 36 可从选定存储器单元 12 读 取数据且可将数据写入到选定存储器单元 12。在实例性实施例中， 数据写入与感测电路 36 可包括多个数据读出放大器。每一数据读出放大器可接收至少一个位线 (CN)30 及电流或 电压参照信号。举例来说， 每一数据读出放大器可为交叉耦合类型的读出放大器以感测存 储于存储器单元 12 中的数据状态。
每一数据读出放大器可采用电压及 / 或电流感测电路及 / 或技术。在实例性实施 例中， 每一数据读出放大器可采用电流感测电路及 / 或技术。举例来说， 电流读出放大器可 比较来自选定存储器单元 12 的电流与参照电流 ( 例如， 一个或一个以上参照单元的电流 )。 根据所述比较， 可确定选定存储器单元 12 是含有逻辑高 ( 例如， 二进制 “1” 数据状态 ) 还 是逻辑低 ( 例如， 二进制 “0” 数据状态 )。所属领域的技术人员应了解， 可采用各种类型或 形式的数据写入与感测电路 36( 包含使用电压或电流感测技术、 使用或不使用参照单元来 感测存储于存储器单元 12 中的数据状态的一个或一个以上读出放大器 ) 来读取存储于存 储器单元 12 中的数据及 / 或将数据写入到存储器单元 12。 此外， 存储器单元选择与控制电路 38 可通过将控制信号施加于一个或一个以上 字线 (WL)28 及 / 或源极线 (EN)32 上来选择及 / 或启用一个或一个以上预定存储器单元 12 以促进从所述预定存储器单元读取数据及 / 或将数据写入到所述预定存储器单元。存储器 单元选择与控制电路 38 可根据地址信号 ( 举例来说 ) 行地址信号来产生此类控制信号。 此 外， 存储器单元选择与控制电路 38 可包含字线解码器及 / 或驱动器。举例来说， 存储器单 元选择与控制电路 38 可包含一项或一项以上不同控制 / 选择技术 ( 及因此电路 ) 以选择 及 / 或启用一个或一个以上预定存储器单元 12。明显地， 无论现在已知或以后研发的所有 此类控制 / 选择技术及因此电路均打算归属于本发明的范围。
在实例性实施例中， 半导体存储器装置 10 可实施两步写入操作， 借此， 通过执行 “清除” 或逻辑低 ( 例如， 二进制 “0” 数据状态 ) 写入操作而首先将存储器单元 12 的有效行 中的所有存储器单元 12 写入为逻辑低 ( 例如， 二进制 “0” 数据状态 )。此后， 可通过执行逻 辑高 ( 例如， 二进制 “1” 数据状态 ) 写入操作来将有效存储器单元 12 行中的选定存储器单 元 12 选择性地写入为逻辑高 ( 例如， 二进制 “1” 数据状态 )。半导体存储器装置 10 也可 实施单步写入操作， 借此， 可在不首先实施 “清除” 操作的情形下将有效存储器单元 12 行中 的选定存储器单元 12 选择性地写入为逻辑高 ( 例如， 二进制 “1” 数据状态 ) 或逻辑低 ( 例 如， 二进制 “0” 数据状态 )。半导体存储器装置 10 可采用本文中所述的实例性写入、 刷新、 保持及 / 或读取技术中的任一者。
存储器单元 12 可包括 N 型、 P 型及 / 或两种类型的晶体管。在存储器阵列 20 外 围的电路 ( 举例来说， 读出放大器或比较器、 行及列地址解码器以及线驱动器 ( 本文中未图 解说明 )) 也可包含 P 型及 / 或 N 型晶体管。不论在存储器阵列 20 中的存储器单元 12 中
采用 P 型晶体管还是 N 型晶体管， 依照本发明所属领域的技术人员应熟知用于从存储器单 元 12 读取及 / 或写入到存储器单元 12 的适合电压电位 ( 举例来说， 正电压电位或负电压 电位 )。因此， 为简洁起见， 本文中将不包含对此类适合电压电位的论述。
参照图 2， 其显示根据本发明实施例具有多个存储器单元 12 的存储器单元阵列 20 的一部分的俯视图。如所述俯视图中所图解说明， 存储器单元阵列 20 可包含布置成行与列 的矩阵的多个存储器单元 12， 所述矩阵包含多个字线 28(WL)、 多个位线 (CN)30 及多个源极 线 (EN)32。每一位线 (CN)30 可在第一定向上沿存储器单元阵列 20 的第一平面延伸。每一 源极线 (EN)32 可在第二定向上沿存储器单元阵列 20 的第二平面延伸。每一字线 (WL)28 可在第二定向上沿存储器单元阵列 20 的第三平面延伸。第一平面、 第二平面及第三平面可 布置在彼此平行的不同平面中。
参照图 3， 其显示根据本发明实施例具有多个存储器单元 12 的存储器单元阵列 20 的一部分的横截面视图。举例来说， 图 3 图解说明沿图 2 中所示的俯视图的线 (A-A) 截取 的横截面视图。所述横截面视图可图解说明存储器单元阵列 20 中的一列存储器单元 12。 在实例性实施例中， 存储器单元阵列 20 的每一行及 / 或列可包含多个存储器单元 12。 每一 存储器单元 12 可包括 N+ 源极区 120、 P 主体区 122 及 N+ 漏极区 124。N+ 源极区 120、 P主 体区 122 及 / 或 N+ 区 124 可以顺序相连关系安置于柱或鳍配置中， 且可垂直或正交于由 P 衬底 130 所界定的平面延伸。 在实例性实施例中， N+ 源极区 120 可由包括施主杂质 ( 例如， 氮、 砷及 / 或磷 ) 的 半导体材料 ( 例如， 硅 ) 形成且连接到源极线 (EN)32。在实例性实施例中， 源极线 (EN)32 可由金属层形成。在另一实例性实施例中， 源极线 (EN)32 可由多晶硅化物层 ( 例如， 金属 材料与硅材料的组合 ) 形成。在另一实例性实施例中， 源极线 (EN)32 可由经 N+ 掺杂的硅 层形成。源极线 (EN)32 可连接到多个存储器单元 12( 例如， 一行存储器单元 12)。举例来 说， 源极线 (EN)32 可形成于 N+ 源极区 120 下面。在另一实例性实施例中， 源极线 (EN)32 可形成于 N+ 源极区 120 的一侧上。
在实例性实施例中， P 主体区 122 可为存储器单元 12 的经配置以积累 / 存储电荷 的电浮动主体区且所述 P 主体区 122 可与字线 (WL)28 间隔开且电容性耦合到所述字线。 在 实例性实施例中， P 主体区 122 可由包括受主杂质的半导体材料 ( 例如， 本征硅 ) 形成。举 例来说， P 主体区 122 可由掺杂有硼杂质的硅材料形成。在另一实例性实施例中， P 主体区 122 可由半导体材料 ( 例如， 本征硅 ) 形成。在其它实例性实施例中， P 主体区 122 可由未 经掺杂的半导体材料形成。
字线 (WL)28 可由多晶硅化物层或金属层形成。字线 (WL)28 可在存储器单元阵列 20 的行方向上定向且连接到多个存储器单元 12。字线 (WL)28 可布置在两个相连存储器单 元 12( 例如， 位于存储器单元阵列 20 的不同行上的存储器单元 12) 之间。字线 (WL)28 可 共享于列方向上的两个相连存储器单元 12 之间。在实例性实施例中， 字线 (WL)28 可具有 类似于或等于 P 主体区 122 的高度的高度以减小可由字线 (WL)28 引起的干扰。在另一实 例性实施例中， 字线 (WL)28 可具有超过 P 主体区 122 的高度延伸的高度。举例来说， 字线 (WL)28 可具有越过 P 主体区 122 的底部区延伸到邻近于 N+ 源极区 120 的顶部区的高度。 在另一实例性实施例中， 字线 (WL)28 可具有越过 P 主体区 122 的顶部区延伸到邻近于 N+ 漏 极区 124 的底部区的高度。在其它实例性实施例中， 字线 (WL)28 可具有越过 P 主体区 122
的底部区及顶部区两者分别延伸到邻近于 N+ 源极区 120 的顶部区及 N+ 漏极区 124 的底部 区的高度。
此外， 字线 (WL)28 可具有短于 P 主体区 122 的高度的高度。在实例性实施例中， 字线 (WL)28 的底部区可与 P 主体区 122 的底部区齐平而字线 (WL)28 的顶部区可低于 P 主 体区 122 的顶部区。在另一实例性实施例中， 字线 (WL)28 的顶部区可与 P 主体区 122 的顶 部区齐平而字线 (WL)28 的底部区可高于 P 主体区 122 的顶部区。在其它实例性实施例中， 字线 (WL)28 的顶部区可低于 P 主体区 122 的顶部区且字线 (WL)28 的底部区可高于 P 主体 区 122 的底部区。
P 主体区 122 及字线 (WL)28 可经由绝缘或电介质区 128 电容性耦合。绝缘或电 介质区 128 可由绝缘材料、 电介质材料或绝缘材料与电介质材料的组合形成。在实例性实 施例中， 绝缘或电介质区 128 可布置在 P 主体区 122 的一个或一个以上侧上以将 P 主体区 122 电容耦合到字线 (WL)28。在另一实例性实施例中， 绝缘或电介质区 128 可沿圆周环绕 P 主体区 122 以将字线 (WL)28 电容性耦合到 P 主体区 122。
在实例性实施例中， 存储器单元 12 的 N+ 漏极区 124 可连接到位线 (CN)30。 在实例 性实施例中， N+ 漏极区 124 可由包括施主杂质 ( 例如， 氮、 砷及 / 或磷 ) 的半导体材料 ( 例 如， 硅 ) 形成。在实例性实施例中， 位线 (CN)30 可由多晶硅化物层形成。在另一实例性实 施例中， 位线 (CN)30 可由金属层形成。举例来说， 位线 (CN)30 可由铝、 铜、 钨、 钛、 氮化钛及 / 或其组合形成。在另一实例性实施例中， 位线 (CN)30 可由经掺杂多晶硅层形成。
位线 (CN)30 可经由多个位线接触件 132 连接到多个存储器单元 12( 例如， 一列存 储器单元 12)。举例来说， 每一位线接触件 132 可对应于沿存储器单元阵列 20 的列方向的 存储器单元 12。每一位线接触件 132 可由金属层或多晶硅层形成以将来自位线 (CN)30 的 预定电压电位耦合到存储器单元 12 的 N+ 漏极区 124。举例来说， 位线接触件 132 可由钨、 钛、 氮化钛、 多晶硅或其组合形成。位线接触件 132 可具有从位线 (CN)30 延伸到存储器单 元 12 的 N+ 漏极区 124 的高度。沿存储器单元阵列 20 的列方向的多个位线接触件 132 可 经由电介质材料 134 彼此分离。在实例性实施例中， 电介质材料 134 可由氮化硅形成以隔 离沿存储器单元 12 的列方向的存储器单元 12。
位线接触件 132 可经由绝缘体 / 电介质材料 136 与字线 (WL)28 隔离。绝缘体 / 电介质材料可由氮化硅或二氧化硅材料形成以减小施加于字线 (WL)28 上的电压电位与施 加于位线 (CN)30 上的电压电位的干扰。在实例性实施例中， 界面层 138 可提供于位线接触 件 132 与绝缘体 / 电介质材料 136 之间以获得位线接触件 132 与绝缘体 / 电介质材料 136 之间的可靠接触。界面层 138 可布置在绝缘体 / 电介质材料 136 的顶部区及 / 或侧区上。 举例来说， 界面层 138 可由绝缘材料 ( 例如， 氮化硅或二氧化硅 ) 形成。
在实例性实施例中， P 衬底 130 可由包括受体杂质的半导体材料 ( 例如， 硅 ) 制成 且可形成存储器单元阵列 20 的基底。在替代实例性实施例中， 多个 P 衬底 130 可形成存储 器单元阵列 20 的基底或单个 P 衬底 130 可形成存储器单元阵列 20 的基底。此外， P 衬底 130 可以 P 阱衬底的形式制成。
多个势垒壁 140 可形成于 P 衬底 130 上。 举例来说， 多个势垒壁 140 可由绝缘材料 形成。在实例性实施例中， 多个势垒壁 140 可由绝缘氧化物材料形成。多个势垒壁 140 可 在存储器单元阵列 20 的列方向及行方向上定向。举例来说， 多个势垒壁 140 中的第一势垒壁 140 可在列方向上定向。多个势垒壁 140 中的第二势垒壁 140 可在行方向上定向。在实 例性实施例中， 在列方向上定向的第一势垒壁 140 及在行方向上定向的第二势垒壁 140 可 相交以形成沟槽区。沟槽区可具有可将存储器单元 12 容纳于其中的横截面形状。举例来 说， 所述沟槽区可具有方形、 矩形、 圆柱及 / 或可容纳存储器单元 12 的其它形状的横截面形 状。势垒壁 140 的高度可相依于字线 (WL)28 的高度。举例来说， 当字线 (WL)28 具有越过 P 主体区 122 的底部区延伸到邻近于 N+ 源极区 120 的顶部区的高度时， 势垒壁 140 可具有短 于 N+ 源极区 120 的高度延伸的高度。在另一实例性实施例中， 当字线 (WL)28 具有与 P 主 体区 122 类似的高度时， 势垒壁 140 可具有与 N+ 源极区 120 类似的高度。在其它实例性实 施例中， 当字线 (WL)28 具有未越过 P 主体区 122 的底部区延伸的高度时， 势垒壁 140 可具 有高于 N+ 源极区 120 的高度的高度。
参照图 4， 其显示根据本发明第一替代实施例具有多个存储器单元 12 的存储器单 元阵列 20 的一部分的横截面视图。图 4 图解说明存储器单元阵列 20 中的一列存储器单元 12 的横截面视图， 其类似于图 3 中所示的横截面视图， 除替代字线 (WL)28 配置以外。在实 例性实施例中， 字线 (WL)28 可由具有 “U” 形横截面形状的金属或导电层形成。在实例性实 施例中， 字线 (WL)28 可由两个侧部分与连接所述两个侧部分的互连底部部分形成。字线 (WL)28 可布置在两个相连存储器单元 12( 例如， 位于存储器单元阵列 20 的不同行上的存 储器单元 12) 之间。列方向上的两个相连存储器单元 12 之间可共享字线 (WL)28。举例来 说， 字线 (WL)28 的每一侧部分可经由相应绝缘或电介质区 128 电容性耦合到相应 P 主体区 122。因此， 字线 (WL)28 的两个侧部分可经由底部部分连接到彼此以使得两个相连存储器 单元 12 可共享字线 (WL)28。
字线 (WL)28 可具有预定高度以施加电压电位以便对存储器单元 12 执行一个或 一个以上操作 ( 例如， 读取、 写入、 刷新及 / 或其它有效操作 )。在实例性实施例中， 字线 (WL)28 的每一侧部分可具有类似于或等于相应 P 主体区 122 的高度的高度。 在另一实例性 实施例中， 字线 (WL)28 的每一侧部分可具有超过相应 P 主体区 122 的高度延伸的高度。举 例来说， 字线 (WL)28 的每一侧部分可具有越过 P 主体区 122 的底部区延伸到邻近于 N+ 源 极区 120 的顶部区的高度。在另一实例性实施例中， 字线 (WL)28 的每一侧部分可具有越过 P 主体区 122 的顶部区延伸到邻近于 N+ 漏极区 124 的顶部区的高度。在其它实例性实施例 中， 字线 (WL)28 的每一侧部分可具有越过 P 主体区 122 的底部区及顶部区两者分别延伸到 邻近于 N+ 源极区 120 的顶部区及 N+ 漏极区 124 的底部区的高度。
此外， 字线 (WL)28 的每一侧部分可具有短于 P 主体区 122 的高度的高度。在实例 性实施例中， 字线 (WL)28 的每一侧部分的底部区可与 P 主体区 122 的底部区齐平而字线 (WL)28 的每一侧部分的顶部区可低于 P 主体区 122 的顶部区。在另一实例性实施例中， 字 线 (WL)28 的每一侧部分的顶部区可与 P 主体区 122 的顶部区齐平而字线 (WL)28 的每一侧 部分的底部区可高于 P 主体区 122 的底部区。在其它实例性实施例中， 字线 (WL)28 的每一 侧部分的顶部区可低于 P 主体区 122 的顶部区且字线 (WL)28 的每一侧部分的底部区可高 于 P 主体区 122 的底部区。
参照图 5， 其显示根据本发明第二替代实施例具有多个存储器单元 12 的存储器单 元阵列 20 的一部分的横截面视图。图 5 图解说明存储器单元阵列 20 中的一列存储器单元 12 的横截面视图， 其类似于图 3 中所示的横截面视图， 除替代字线 (WL)28 配置以外。 如上文所论述， 字线 (WL)28 可由金属层或多晶硅化物层或任一其它导电层形成。 字线 (WL)28 可具 有位于 P 主体区 122 的两个侧上的一对横截面为 “L” 形的接触件。举例来说， 字线 (WL)28 可电容性耦合到单个 P 主体区 122 且可不共享于列方向上的两个相连 P 主体区 122 之间。 在实例性实施例中， 字线 (WL)28 可由沿 P 主体区 122 的一侧的细长区及形成于势垒壁 140 上的短小底部区形成。在实例性实施例中， 在存储器单元阵列 20 的列方向上布置的两个相 连存储器单元 12 可不共享字线 (WL)28。举例来说， 每一字线 (WL)28 可对应于存储器单元 阵列 20 的列方向上的每一存储器单元 12。字线 (WL)28 可经由绝缘或电介质区 128 电容性 耦合到 P 主体区 122 的两个侧。可经由位于 P 主体区 122 的侧上的字线 (WL)28 将电压电 位电容性施加到 P 主体区 122。
字线 (WL)28 可具有预定高度以施加电压电位以便执行一个或一个以上操作 ( 例 如， 读取、 写入、 刷新及 / 或其它有效操作 )。 在实例性实施例中， 字线 (WL)28 可具有类似于 或高于 P 主体区 122 的高度的高度。在另一实例性实施例中， 字线 (WL)28 可具有超过 P 主 体区 122 的高度延伸的高度。举例来说， 字线 (WL)28 可具有经过 P 主体区 122 的底部区延 伸到 N+ 源极区 120 中的高度。在另一实例性实施例中， 字线 (WL)28 可具有经过 P 主体区 122 的顶部区延伸到 N+ 漏极区 124 中的高度。在其它实例性实施例中， 字线 (WL)28 可具有 经过 P 主体区 122 的底部区及顶部区两者分别延伸到 N+ 源极区 120 中及 N+ 漏极区 124 中 的高度。 此外， 字线 (WL)28 可具有短于 P 主体区 122 的高度的高度。在实例性实施例中， 字线 (WL)28 的底部区可与 P 主体区 122 的底部区齐平而字线 (WL)28 的顶部区可低于 P 主 体区 122 的顶部区。在另一实例性实施例中， 字线 (WL)28 的顶部区可与 P 主体区 122 的顶 部区齐平而字线 (WL)28 的底部区可高于 P 主体区 122 的底部区。在其它实例性实施例中， 字线 (WL)28 的顶部区可低于 P 主体区 122 的顶部区且字线 (WL)28 的底部区可高于 P 主体 区 122 的底部区。
参照图 6， 其显示根据本发明实施例的存储器单元阵列 20 的一部分的三维视图。 举例来说， 图 6 图解说明图 2 中所示的存储器单元 12 的 4x4 阵列。如上文所论述， 每一存 储器单元 12 可包括 N+ 源极区 120、 P 主体区 122 及 N+ 漏极区 124。N+ 源极区 120、 P 主体 区 122 及 N+ 漏极区 124 可以顺序相连关系安置于可垂直或正交于由 P 衬底 130 界定的平 面延伸的柱或鳍配置内。
图 7 显示根据本发明实施例具有多个存储器单元 12 的存储器单元阵列 20 的一部 分的俯视图及横截面视图。图 7 中所图解说明的俯视图可类似于图 2 中所示的俯视图。多 个势垒壁 140 可在第一定向上沿存储器单元阵列 20 的第一平面延伸。此外， 多个势垒壁 140 可在第二定向上沿存储器单元阵列 20 的第一平面延伸。 在第一定向及第二定向上延伸 的多个势垒壁 140 可形成沟槽区。存储器单元 12 可形成于多个势垒壁 140 的沟槽区之间。 如上文所论述， 每一字线 (WL)28 在第二定向上沿存储器单元阵列 20 的第二平面延伸。在 实例性实施例中， 每一字线 (WL)28 可布置于存储器单元阵列 20 的存储器单元 12 之间。举 例来说， 每一字线 (WL)28 可共享于在存储器单元阵列 20 的列方向上的相连存储器单元 12 之间。
横截面视图 A-A 是沿所述俯视图的线 (A-A) 截取， 横截面视图 B-B 是沿所述俯视 图的线 (B-B) 截取且横截面视图 C-C 是沿所述俯视图的线 (C-C) 截取。如横截面视图 A-A
中所示， 字线 (WL)28 可布置于在第二定向上延伸的势垒壁 140 的顶部上。字线 (WL)28 及 势垒壁 140 可布置于衬底 130 的顶部上。
横截面视图 B-B 可图解说明存储器单元阵列 20 中的一行存储器单元 12。在第一 定向上延伸的势垒壁 140 可分离存储器单元阵列 20 的每一存储器单元 12 列。举例来说， 势垒壁 140 可分离存储器单元 12 的多个区 ( 例如， N+ 源极区 120、 P 主体区 122 及 N+ 漏极 区 124)。
横截面视图 C-C 可图解说明存储器单元阵列 20 中的一列存储器单元 12， 其类似于 图 3 的横截面视图。在实例性实施例中， 存储器单元阵列 20 的每一行及 / 或列可包含多个 存储器单元 12。字线 (WL)28 可布置于在第二定向上延伸的势垒壁 140 的顶部上。
图 8 显示根据本发明第一替代实施例具有多个存储器单元 12 的存储器单元阵列 20 的一部分的俯视图及横截面视图。 图 8 中所图解说明的俯视图及横截面视图可类似于图 7 中所示的俯视图及横截面视图。 多个势垒壁 140 可在第一定向上沿存储器单元阵列 20 的 第一平面延伸。此外， 多个势垒壁 140 可在第二定向上沿存储器单元阵列 20 的第一平面延 伸。在第一定向及第二定向上延伸的多个势垒壁 140 可形成存储器单元 12 可形成于其中 的沟槽区。 如上文所论述， 每一字线 (WL)28 可在第二定向上沿存储器单元阵列 20 的第二平 面延伸。在实例性实施例中， 每一字线 (WL)28 可布置于存储器单元阵列 20 的存储器单元 12 之间。举例来说， 每一字线 (WL)28 可共享于在存储器单元阵列 20 的列方向上的相连存 储器单元 12 之间。存储器单元阵列 20 可具有在第二定向上延伸的多个字线 (WL)28。多个 字线 (WL) 中的一者或一者以上 28″可连接到恒定电压源而所述多个字线 (WL)28 中的其余 部分可连接到可变电压源。举例来说， 字线 (WL) 中的一者或一者以上 28″可连接到接地。 在另一实例性实施例中， 一个或一个以上字线 (WL)28″可连接到供应预定电压电位的恒定 电压源。一个或一个以上字线 (WL)28″可配置成预定布置。举例来说， 可针对每隔一个字 线 (WL)28， 插入一个或一个以上字线 (WL)28″。
横截面视图 A-A 是沿所述俯视图的线 (A-A) 截取， 横截面视图 B-B 是沿所述俯视 图的线 (B-B) 截取且横截面视图 C-C 是沿所述俯视图的线 (C-C) 截取。如横截面视图 A-A 中所示， 字线 (WL)28 可布置于在第二定向上延伸的势垒壁 140 的顶部上。字线 (WL)28 及 势垒壁 140 可布置于衬底 130 的顶部上。
横截面视图 B-B 可图解说明存储器单元阵列 20 中的一行存储器单元 12。在第一 定向上延伸的势垒壁 140 可分离存储器单元阵列 20 的每一存储器单元 12 列。举例来说， 势垒壁 140 可分离存储器单元 12 的多个区 ( 例如， N+ 源极区 120、 P 主体区 122 及 N+ 漏极 区 124)。
横截面视图 C-C 可图解说明存储器单元阵列 20 中的一列存储器单元 12， 其类似于 图 3 的横截面视图。在实例性实施例中， 存储器单元阵列 20 的每一行及 / 或列可包含多个 存储器单元 12。字线 (WL)28 可布置于在第二定向上延伸的势垒壁 140 的顶部上。
图 9 显示根据本发明第二替代实施例具有多个存储器单元 12 的存储器单元阵列 20 的一部分的俯视图及横截面视图。 图 9 中所图解说明的俯视图及横截面视图可类似于图 7 中所示的俯视图及横截面视图。 多个势垒壁 140 可在第一定向上沿存储器单元阵列 20 的 第一平面延伸。此外， 多个势垒壁 140 可在第二定向上沿存储器单元阵列 20 的第一平面延
伸。在第一定向及第二定向上延伸的多个势垒壁 140 可形成存储器单元 12 可形成于其中 的沟槽区。
如上文所论述， 每一字线 (WL)28 可在第二定向上沿存储器单元阵列 20 的第二平 面延伸。存储器单元阵列 20 可具有在第二定向上延伸的多个字线 (WL)28。举例来说， 沿 存储器单元阵列 20 的行方向的存储器单元 12 可不共享字线 (WL)28。字线 (WL)28 可配置 于存储器单元阵列 12 的两个侧上以电容性施加电压电位。在另一实例性实施例中， 字线 (WL)28 可配置于存储器单元 12 的虚拟行 902 上。存储器单元 12 的虚拟行 902 可使存储器 单元 12 行不与另一存储器单元 12 行共享字线 (WL)28。
横截面视图 A-A 是沿所述俯视图的线 (A-A) 截取， 横截面视图 B 是沿所述俯视图 的线 (B-B) 截取且横截面视图 C 是沿线 (C-C) 截取。举例来说， 字线 (WL)28 可布置于在第 二定向上延伸的势垒壁 140 的顶部上。字线 (WL)28 及势垒壁 140 可布置于衬底 130 的顶 部上。
横截面视图 B-B 可图解说明存储器单元阵列 20 中的一行存储器单元 12。在第一 定向上延伸的势垒壁 140 可分离存储器单元阵列 20 的每一存储器单元 12 列。举例来说， 势垒壁 140 可分离存储器单元 12 的多个区 ( 例如， N+ 源极区 120、 P 主体区 122 及 N+ 漏极 区 124)。
横截面视图 C-C 可图解说明存储器单元阵列 20 中的一列存储器单元 12， 其类似于 图 3 的横截面视图。在实例性实施例中， 存储器单元阵列 20 的每一行及 / 或列可包含多个 存储器单元 12。字线 (WL)28 可布置于在第二定向上延伸的势垒壁 140 的顶部上。两个虚 拟存储器单元行 902 可配置在存储器单元 12 行的相邻行处。
本发明在范围上并不受限于本文中所述的特定实施例。确实， 根据先前说明及随 附图式， 所属领域的技术人员将明了除本文中所描述之外的本发明的其它各种实施例及修 改。因此， 此类其它实施例及修改打算归属于本发明的范围内。此外， 虽然本文中已在特定 环境中的用于特定目的的特定实施方案的背景下描述了本发明， 但所属领域的技术人员将 认识到其使用性并不限于此且可受益地在任一数目的环境中出于任一数目的目的来实施 本发明。因此， 应依照本文中所述的本发明的全面宽度及精神来解释上文所述的权利要求 书。