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1、10申请公布号CN102339269A43申请公布日20120201CN102339269ACN102339269A21申请号201110268281522申请日20110909G06F15/7820060171申请人北京大学深圳研究生院地址518055广东省深圳市南山区西丽深圳大学城北大校区72发明人雍珊珊王新安蓝晶吴承昊龙晓波54发明名称一种适用于WLP封装形式的可重构算子阵列结构57摘要本发明公开了一种适用于WLP封装形式的可重构算子阵列结构，所述阵列结构包括用于实现逻辑功能的逻辑单元、用于实现连接功能的连接单元和用于实现与外部通信的输入输出单元IO，所述逻辑单元包括多个可重构算子。所述。
2、IO以列为单位，间隔分布；在每列IO之间分布着一种或多种可重构算子，可重构算子也以列的方式排列。所述阵列结构将IO以二维的方式分布，使得可引出的IO管脚数目大大增多，并且非常适宜采用WLP的封装形式。更进一步，该布局方式减小了可重构算子与IO之间的连接距离，节省内部互联资源消耗。51INTCL19中华人民共和国国家知识产权局12发明专利申请权利要求书1页说明书3页附图3页CN102339282A1/1页21一种适用于WLP封装形式的可重构算子阵列结构，包括用于实现逻辑功能的逻辑单元、用于实现连接功能的连接单元和用于实现与外部通信的输入输出单元IO，所述逻辑单元包括多个可重构算子；所述连接单元包。
3、括互连资源和具有开关特性的配置节点，所述可重构算子之间通过互连资源实现连接，且每个可重构算子与互连资源之间的连接路径上设置所述的配置节点其特征在于包含多个单位格点，成二维结构扩展。2如权利要求1所述的一种适用于WLP封装形式的可重构算子阵列结构，其特征在于每个可重构算子以及IO占据阵列结构中的一个或者多个单位格点，同一类型的可重构算子占据的单位格点的个数相同，所有IO占据相同单位格点。3如权利要求1所述的一种适用于WLP封装形式的可重构算子阵列结构，其特征在于所述IO纵向占据格点，以列为单位，间隔分布。4如权利要求1所述的一种适用于WLP封装形式的可重构算子阵列结构，其特征在于在每列IO之间分。
4、布着一种或多种可重构算子，可重构算子按照类型也以列的方式排列。权利要求书CN102339269ACN102339282A1/3页3一种适用于WLP封装形式的可重构算子阵列结构【技术领域】0001本发明涉及集成电路设计和封装技术领域，具体涉及一种适用于WLP封装形式的可重构算子阵列结构。【背景技术】0002随着集成电路制造工艺进入4522NM阶段，在单个芯片上集成晶体管数目已经达几十亿这个规模，使得实现阵列规模的结构成为可能。北京大学深圳研究生院集成微系统实验室提出的一种适用于并行计算技术的统一架构的阵列处理结构，并针对该结构申请专利“一种可重构算子的阵列结构2011100839482”。该阵列。
5、结构含有丰富的可重构运算算子、存储算子支持处理的需求，同时大量的路径算子和布线资源支持数据传输的实现，该系统适用于可重构算子的设计能够反复编程支撑多种应用实现的需要。0003随着阵列结构规模的扩展，要求引出的管脚数目也越来越多，管脚间的间距也越来越小，从而对封装技术提出了越来越高的要求。从芯片设计的角度出发，如何优化设计与布局，使得芯片设计能够结合当前封装技术最大的满足芯片封装的需求成为新的研究趋势。本专利适用于当前WLPWAFERLEVELPACKAGE的封装技术，在专利2011100839482基础之上提出一种适用于WLP封装形式的可重构算子阵列结构。【发明内容】0004本发明的目的是提供。
6、一种适用于WLP封装形式的可重构算子阵列结构，该阵列结构通过WLP封装形式，可实现高密度的管脚分布。0005为实现上述目的，本发明提供一种适用于WLP封装形式的可重构算子阵列结构。所述阵列结构如下0006所述阵列结构包括用于实现逻辑功能的逻辑单元、用于实现连接功能的连接单元和用于实现与外部通信的输入输出单元IO，所述逻辑单元包括多个可重构算子；所述连接单元包括互连资源和具有开关特性的配置节点，所述可重构算子之间通过互连资源实现连接，且每个可重构算子与互连资源之间的连接路径上设置所述的配置节点；采用对所述阵列结构编程的方式固定每个可重构算子的功能和所有可重构算子之间的连接关系，使所述阵列结构实现。
7、特定的功能。0007每个可重构算子属于以下类型中的一种或几种算术类可重构算子、DSP类可重构算子、路径类可重构算子、调度类可重构算子和存储类可重构算子。0008所述阵列结构包含多个单位格点，成二维结构扩展。每个可重构算子以及IO占据阵列结构中的一个或者多个单位格点，同一类型的可重构算子占据的单位格点的个数相同，所有IO占据相同单位格点。0009所述IO以列为单位，间隔分布。在每列IO之间分布着一种或多种可重构算子，可重构算子按照类型也以列的方式排列。0010每个单位格点之间设置沿水平方向的横向互连通道和沿竖直方向的纵向互连通说明书CN102339269ACN102339282A2/3页4道，所。
8、述互连资源设置在所述互连通道内。0011本发明的有益效果是本发明提出的一种阵列结构将IO以二维的方式分布，非常适宜采用WLP的封装形式。与传统IO分布在四周的方式相比，该方式使得可引出的IO管脚数目大大增多。更进一步，该结构减小了可重构算子与IO之间的连接距离，节省内部互联资源消耗。【附图说明】0012图1为本发明一种实施方式中的适用于WLP封装形式的可重构算子阵列结构的格点分布示意图；0013图2为本发明一种实施方式中的适用于WLP封装形式的可重构算子阵列结构各类可重构算子与IO分布示意图；0014图3为本发明一种实施方式中的可重构算子阵列结构的WLP封装形式示意图；【具体实施方式】0015。
9、本申请的特征及优点将通过实施例，结合附图进行说明。0016本发明提出一种适用于WLP封装形式的可重构算子阵列结构，所述阵列结构包括用于实现逻辑功能的逻辑单元、用于实现连接功能的连接单元和用于实现与外部通信的输入输出单元201，所述逻辑单元包括多个可重构算子202至206；所述连接单元包括互连资源和具有开关特性的配置节点，在图1中连接单元没有画出。所述可重构算子之间通过互连资源实现连接，且每个可重构算子与互连资源之间的连接路径上设置所述的配置节点；采用对所述阵列结构编程的方式固定每个可重构算子的功能和所有可重构算子之间的连接关系，使所述阵列结构实现特定的功能。0017每个可重构算子属于以下类型中。
10、的一种或几种算术类可重构算子202、DSP类可重构算子206、路径类可重构算子203、调度类可重构算子205和存储类可重构算子204。0018如图1所示，所述阵列结构包含多个单位格点，成二维结构扩展。102为单位格点，每个102之间设置沿水平方向的横向互连通道和沿竖直方向的纵向互连通道，所述互连资源设置在所述互连通道内。每个可重构算子以及IO占据阵列结构中的一个或者多个单位格点，同一类型的可重构算子占据的单位格点的个数相同，所有IO占据相同单位格点。0019如图2所示，201以列为单位，间隔分布。在每列201之间分布着一种或多种可重构算子202至206，可重构算子按照类型也以列的方式排列。相对。
11、传统的IO分布方式，IO以列的方式二维分布在芯片上，IO数目不再受到芯片四周尺寸限制，可引出的IO管脚数目更多。同时可根据需要增加IO的列数，实现IO数目的增加。更进一步，该结构使得每一个可重构算子均可与IO近距离的连接，减少互联资源的消耗，这也得益于WLP封装形式使得这样的设计可行。0020在图3中给出了一种实施方式中的可重构算子阵列结构的WLP封装形式示意图，201为阵列结构芯片，202为在芯片功能面上二维分布的IO，以电性焊盘的形式引出，203为电性输出端子。0021本发明提出的一种可重构算子阵列结构将IO以二维的方式分布，非常适宜采用WLP的封装形式。与传统IO分布在四周的方式相比，该。
12、方式使得可引出的IO管脚数目大大说明书CN102339269ACN102339282A3/3页5增多。更进一步，该结构减小了可重构算子与IO之间的连接距离，节省内部互联资源消耗。0022以上内容是结合实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。说明书CN102339269ACN102339282A1/3页6图1说明书附图CN102339269ACN102339282A2/3页7图2说明书附图CN102339269ACN102339282A3/3页8图3说明书附图CN102339269A。