多级浮点累加器.pdf

本发明提供一种多级浮点累加器，其包含至少两个级且能够以较高速度操作。在一种设计中，所述浮点累加器包含第一级和第二级。所述第一级包含三个操作数对准单元、两个多路复用器和三个锁存器。所述三个操作数对准单元对当前浮点值、前一浮点值和前一累加值进行操作。第一多路复用器将零或所述前一浮点值提供给第二操作数对准单元。第二多路复用器将零或所述前一累加值提供给第三操作数对准单元。所述三个锁存器耦合到所述三个操作数对准单元。所述第二级包含用以对由所述三个操作数对准单元产生的操作数求和的3操作数加法器、锁存器和后对准单元。

1.  一种处理器，其包括：
浮点累加器，其操作以对多个浮点值执行累加，且包括至少两个级，每一级包括至少一个锁存器，所述锁存器操作以存储所述级的至少一个结果。

2.  根据权利要求1所述的处理器，其中所述浮点累加器操作以使用来自早先至少两个时钟循环的累加结果来执行累加。

3.  根据权利要求1所述的处理器，其中所述浮点累加器是具有两个级的管线，且具有两个时钟循环的延迟。

4.  根据权利要求1所述的处理器，其中所述浮点累加器包括
第一操作数对准单元，其用于当前浮点值，
第二操作数对准单元，其用于前一浮点值，以及
第三操作数对准单元，其用于前一累加值。

5.  根据权利要求4所述的处理器，其中所述浮点累加器进一步包括
第一多路复用器，其操作以将零或所述前一浮点值提供给所述第二操作数对准单元，以及
第二多路复用器，其操作以将零或所述前一累加值提供给所述第三操作数对准单元。

6.  根据权利要求4所述的处理器，其中所述浮点累加器进一步包括
第一、第二和第三锁存器，其分别耦合到所述第一、第二和第三操作数对准单元。

7.  根据权利要求4所述的处理器，其中所述浮点累加器进一步包括
3操作数加法器，其操作以对由所述第一、第二和第三操作数对准单元产生的操作数求和。

8.  根据权利要求1所述的处理器，其中所述浮点累加器进一步包括
3操作数加法器，其操作以对当前浮点值、前一浮点值和前一累加值求和。

9.  根据权利要求8所述的处理器，其中所述浮点累加器进一步包括
锁存器，其耦合到所述3操作数加法器，以及
后对准单元，其耦合到所述锁存器。

10.  根据权利要求1所述的处理器，其进一步包括：
乘法器，其操作以将输入操作数相乘，且将所述多个浮点值提供给所述浮点累加器。

11.  根据权利要求10所述的处理器，其中所述乘法器和所述浮点累加器操作以将两个操作数序列相乘并累加。

12.  一种集成电路，其包括：
浮点累加器，其操作以对多个浮点值执行累加，且包括至少两个级，每一级包括至少一个锁存器，所述锁存器操作以存储所述级的至少一个结果。

13.  根据权利要求12所述的集成电路，其中所述浮点累加器操作以使用来自早先至少两个时钟循环的累加结果来执行累加。

14.  根据权利要求12所述的集成电路，其中所述浮点累加器包括
第一操作数对准单元，其用于当前浮点值，
第二操作数对准单元，其用于前一浮点值，以及
第三操作数对准单元，其用于前一累加值。

15.  根据权利要求14所述的集成电路，其中所述浮点累加器进一步包括3操作数加法器，其操作以对由所述第一、第二和第三操作数对准单元产生的操作数求和。

16.  根据权利要求15所述的集成电路，其中所述浮点累加器进一步包括
第四锁存器，其耦合到所述3操作数加法器，以及
后对准单元，其耦合到所述第四锁存器。

17.  根据权利要求12所述的集成电路，其进一步包括：
乘法器，其操作以将输入操作数相乘，且将所述多个浮点值提供给所述浮点累加器。

18.  一种图形处理器，其包括：
至少一个算术逻辑单元(ALU)，每一ALU包括一浮点累加器，所述浮点累加器操作以对多个浮点值执行累加且包括至少两个级；以及
存储器，其耦合到所述ALU。

19.  根据权利要求18所述的图形处理器，其中所述浮点累加器包括第一操作数对准单元，其用于当前浮点值，
第二操作数对准单元，其用于前一浮点值，
第三操作数对准单元，其用于前一累加值，以及
3操作数加法器，其操作以对由所述第一、第二和第三操作数对准单元产生的操作数求和。

20.  根据权利要求18所述的图形处理器，其中每一ALU进一步包括
乘法器，其操作以将输入操作数相乘，且将所述多个浮点值提供给所述浮点累加器。

21.  根据权利要求18所述的图形处理器，其进一步包括
着色器核心，其操作以执行图形操作，且包括第一ALU。

22.  根据权利要求21所述的图形处理器，其进一步包括
纹理引擎，其操作以执行纹理映射，且包括第二ALU。

23.  一种无线装置，其包括：
图形处理器，其包括浮点累加器，所述浮点累加器操作以对多个浮点值执行累加且包括至少两个级；以及
存储器，其耦合到所述图形处理器。

多级浮点累加器
技术领域
本发明大体上涉及电子装置，且更具体地说，涉及一种浮点累加器。
背景技术
在数字处理器中，可使用整数或浮点表示来表达数值数据。由于浮点表示能够表达较广范围的值以及对于某些算术运算来说其易于操纵，所以浮点表示用于许多应用中。浮点表示通常包含三个分量：符号位(sign)、尾数(mant)(有时称作有效数)和指数(exp)。可将浮点值表达为(-1)^sign×mant×2^exp。
浮点累加是一种算术运算，其一般经执行以用于各种应用，例如图形、数字信号处理等。浮点累加通常需要(1)接收输入的浮点值和累加的浮点值，(2)基于所述两个浮点值的指数而对准所述两个浮点值的尾数，(3)对所述两个对准的尾数求和，以及(4)对结果进行后对准以实现标准化。步骤2、3和4中的每一者都需要一定量的时间来执行。用于这些步骤的总时间可能限制处理器可操作的速度。
发明内容
本文描述能够以较高速度操作的多级浮点累加器。所述多级浮点累加器将用于浮点累加的步骤分割为多个级。每一级的延迟是用于浮点累加的所有步骤的总延迟的分数。这允许多级浮点累加器以较高的时钟速度操作。
在一实施例中，浮点累加器包括至少两个级。每一级包括功能逻辑和至少一个锁存器以存储所述级的至少一个结果。所述浮点累加器使用来自早先至少两个时钟循环的累加结果来对多个浮点值执行累加。
在一实施例中，所述浮点累加器包括两个级。在一实施例中，第一级包含三个操作数对准单元、两个多路复用器和三个锁存器。所述三个操作数对准单元对当前浮点值、前一浮点值和来自早先两个时钟循环的前一累加值进行操作。第一多路复用器将零或前一浮点值提供给第二操作数对准单元。第二多路复用器将零或前一累加值提供给第三操作数对准单元。所述三个锁存器耦合到所述三个操作数对准单元。在一实施例中，第二级包括：3操作数加法器，其对由所述三个操作数对准单元产生的操作数求和；锁存器，其耦合到所述3操作数加法器；以及后对准单元，其耦合到所述锁存器。
所述多级浮点累加器可与乘法器组合用于执行乘法与累加(MAC)操作，其一般用于点积、过滤等。
下文进一步详细地描述本发明的各种方面和实施例。
附图说明
从下文结合图式陈述的详细描述，将更容易明白本发明的各方面和实施例，在图式中相同的参考标号始终对应地进行识别。
图1展示单级浮点累加器。
图2和图3展示两级浮点累加器的两个实施例。
图4展示乘法与累加(MAC)单元。
图5展示图形处理器的方框图。
图6展示无线装置的方框图。
具体实施方式
本文使用词“示范性”来意指“用作实例、例子或说明”。本文描述为“示范性”的任何实施例或设计没有必要解释为比其它实施例或设计优选或有利。
一个级中的浮点累加可表达为：
Σ i = 1 n X i = Σ i = 1 n - 1 X i + X n , ]]>对于1≤n≤N，
                                 等式(1)
其中n为正被累加的浮点值的索引，
X_n为正被累加的第n个浮点值，其中X₀＝0，且
N为正被累加的浮点值的总数。
一般来说，N可为任何正整数值。
等式(1)可经改写为如下：
A_n＝A_n-1+X_n，对于1≤n≤N，               等式(2)
其中A_n为X₁到X_n的累加结果，其中A₀＝0。在已累加了所有N个浮点值X₁到X_n之后，获得最终的累加结果A_N。
图1展示单级浮点累加器100的方框图。锁存器110接收并锁存输入浮点值(其也称作输入操作数)，并提供所锁存的值作为将要累加的当前浮点值X_n。多路复用器(Mux)112在两个输入端上接收累加结果和零(0.0)。如果累加正开始或被停用，则多路复用器112提供零，且如果累加正继续进行，则多路复用器112提供累加结果。多路复用器112的输出是等式(2)中的前一累加值A_n-1，且将要与X_n求和。
操作数对准单元120和122分别接收操作数X_n和A_n-1。单元120和122例如通过移位一个操作数的尾数并调整其指数直到所述两个操作数的指数相等为止来对准所述两个操作数的尾数。2操作数加法器140接着对两个对准的尾数求和，并提供结果尾数和指数。锁存器150接收并锁存加法器140的输出。后对准单元160在必要时移位结果尾数并调整指数，以获得具有1.xxx--xxx格式的标准化尾数，其中每一“x”表示一个二进制位。单元160提供标准化尾数和指数作为累加结果。
浮点累加器100具有两个信号路径：用于X_n的第一信号路径和用于A_n-1的第二信号路径。第一信号路径的总延迟是从锁存器110到锁存器150，且由操作数对准单元120和2操作数加法器140的延迟确定。第二信号路径的总延迟是由后对准单元160、多路复用器112、操作数对准单元122和2操作数加法器140的延迟确定。第二信号路径的总延迟长于第一信号路径的总延迟，且确定可对锁存器110和150计时的速度。明确地说，用于锁存器的时钟速度可经选择以使得每一时钟周期长于第二信号路径的总延迟。此总延迟可能相对较长，且因此限制了浮点累加器100的时钟速度。
浮点累加器100可用于可以高时钟速度操作的高性能和高速度算术逻辑单元(ALU)中。如果无法在一个时钟周期中完成浮点累加，则可能在利用ALU的数据管线之间引入额外的数据相依性。所述数据管线可能需要等待，直到浮点累加器100提供累加结果为止。此数据相依性可影响性能，尤其是对于广泛地执行浮点累加的应用。
多级浮点累加器可用以改进操作速度。所述多级浮点累加器将用于浮点累加的步骤分割为多个级。每一级的延迟是用于累加的所有步骤的总延迟的分数。这允许多级浮点累加器以较高的时钟速度操作。
两个级中的浮点累加可表达为：
Σ i = 1 n X i = Σ i = 1 n - 2 X i + X n + X n - 1 , ]]>对于1≤n≤N，
                                           等式(3)
其中X₀＝X_-1＝0。
等式(3)可经改写为如下：
A_n＝A_n-2+X_n+X_n-1，对于1≤n≤N，                等式(4)
其中A₀＝A_-1＝0。
图2展示两级浮点累加器200的实施例的方框图。锁存器210接收并锁存输入浮点值，并提供将要累加的当前浮点值X_n。多路复用器212接收前一操作数和零，如果累加正开始或被停用，则提供零，且如果累加正继续进行，则提供前一操作数。多路复用器212的输出是等式(4)中的X_n-1，且将要与X_n求和。多路复用器214接收累加结果和零，如果累加在上两个时钟周期内开始或被停用，则提供零，且如果累加正继续进行，则提供累加结果。多路复用器214的输出是等式(4)中的前一累加值A_n-2，且将要与X_n求和。浮点累加器200是具有两个时钟循环延迟的管线。因此，来自单元260的当前累加结果是早先两个时钟循环的前一累加值。
操作数对准单元220、222和224分别接收操作数X_n、X_n-1和A_n-2。单元220、222和224例如通过在必要时移位一个或一个以上操作数的一个或一个以上尾数并调整其指数直到所有三个操作数的指数相等为止来对准所述三个操作数的尾数。锁存器230、232和234分别接收和锁存单元220、222和224的输出。3操作数加法器240对来自锁存器230、232和234的三个对准的尾数求和，并提供结果尾数和指数。锁存器250接收并锁存加法器240的输出。后对准单元260在必要时移位结果尾数并调整指数以获得标准化尾数。单元260提供累加结果。
浮点累加器200具有两个级。第一级可视为包含多路复用器212到锁存器234。第二级可被认为包含3操作数加法器240、锁存器250和后对准单元260。一般来说，每一级包含功能逻辑和至少一个锁存器或寄存器，其可位于所述级内的任何地方。锁存器用以存储所述级的中间和/或最终结果。每一级在每一时钟周期中经更新。
浮点累加器200具有三个信号路径：用于X_n的第一信号路径、用于X_n-1的第二信号路径和用于A_n-2的第三信号路径。第一信号路径被分割为两个段：(1)第一段，其从锁存器210到锁存器230且具有由操作数对准单元220的延迟确定的延迟；以及(2)第二段，其从锁存器230到锁存器250且具有由3操作数加法器240的延迟确定的延迟。第二信号路径被分割为：(1)第一段，其从多路复用器212到锁存器232且具有由多路复用器212和操作数对准单元222的延迟确定的延迟；以及(2)第二段，其从锁存器232到锁存器250。第三信号路径被分割为：(1)第一段，其从锁存器250到锁存器234且具有由后对准单元260、多路复用器214和操作数对准单元224的延迟确定的延迟；以及(2)第二段，其从锁存器234到锁存器250。因此，所述三个信号路径中的每一者都被分割为两个段。对于所有三个信号路径来说，第二段是相同的。
因此，浮点累加器200具有四个不同的段：用于三个操作数的三个第一段和共同的第二段。所有四个段的最长延迟确定可对锁存器计时的速度。此最长延迟可能远短于浮点累加器100中的第二信号路径的总延迟。因此，浮点累加器200可以高于浮点累加器100的时钟速度操作。
表1展示用于累加N个浮点值X₁到X_N的锁存器210、多路复用器212和214以及后对准单元260的输出。锁存器210为时钟循环1到N中的每一者提供当前浮点值。多路复用器212为时钟循环1提供零，且为时钟循环2到N中的每一者提供前一浮点值。多路复用器214为时钟循环1和2中的每一者提供零，且为时钟循环3到N中的每一者提供前一累加值。对于时钟循环3以及随后的时钟循环，单元260的输出在同一时钟循环中出现于多路复用器214的输出端处。表1中的“-”表示“无关”且可为任何值。
表1