差分输入信号接收电路.pdf

本发明涉及一种差分输入信号接收电路，它包括一个基本放大电路单元和一个迟滞电压产生电路单元。本发明电路在常规电路的基础上增加了两个PMOS管MP5、MP6，通过此两个PMOS管引入输入失调的方法来获得迟滞电压，不需要引入局部正反馈，就能获得稳定的迟滞电压。本发明电路兼具迟滞电压稳定和传输速率高的优点，可将差分输入信号接收电路的传输速率从常规电路的1.6Gb/s提高到2.4Gb/s。本发明电路可广泛应用于高速D/A转换器领域。

1.  一种差分输入信号接收电路，其特征在于，它含有：
一个基本放大电路单元，包括：
作第一级放大电路的PMOS管MP1、PMOS管MP2、NMOS管MN1、NMOS管MN2、PMOS管MP10，其中，MP1的栅极接正输入端IN+，MP2的栅极接负输入端IN-，MP1、MP2的源极与MP10的漏极相接，MP10的源极接电源V_DD，MP1的漏极与MN1的栅极、漏极连接在一起，其连接点为第一级放大电路的负输出端OUT1-，MP2的漏极与MN2的栅极、漏极连接在一起，其连接点为第一级放大电路的正输出端OUT1+，MN1、MN2的源极均接地；
作第二级放大电路的NMOS管MN3、NMOS管MN4、PMOS管MP7、PMOS管MP8，其中，MP3的栅极接第一级放大电路的负输出端OUT1-，MP4的栅极接第一级放大电路的正输出端OUT1+，MP7的栅极、漏极与MP8的栅极相接，且与MN3的漏极相接，MN3、MN4的源极接地，MP7、MP8的源极接电源V_DD，MP8的漏极与MN4的漏极相接；
作偏置电流产生电路的NMOS管MN5、NMOS管MN6、PMOS管MP9，其中，MN5的栅极、漏极与MN6的栅极相接，并共同与偏置电压V_bias相接，MN5、MN6的源极接地，MN6、MP9的漏极与MP9、MP10的栅极接在一起；和
一个迟滞电压产生电路单元，包括：
PMOS管MP3、PMOS管MP4、PMOS管MP5、PMOS管MP6、PMOS管MP11、PMOS管MP12、PMOS管MP13、NMOS管MN7、NMOS管MN8、NMOS管MN9，其中，MP5的栅极接正输入端IN+，MP6的栅极接负输入端IN-，MP5的漏极接第一级放大电路的负输出端OUT1-，MP6的漏极接第一级放大电路的正输出端OUT1+，MP5的源极与MP3的漏极相接，MP6的源极与MP4的漏极相接，MP3、MP4、MP1、MP2的源极与MP10的漏极连接在一起，MP11、MN7的栅极与MP8、MN4的漏极连接在一起，MP3、MP12、MN8的栅极与MP11、MN7的漏极连接在一起，其连接点为A，MP4、MP13、MN9的栅极与MP12、MN8的漏极连接在一起，其连接点为B，MN7、MN8、MN9的源极均接地，MP11、MP12、MP13的源极均接电源V_DD，MP13的漏极与MN9的漏极相接，作为整个差分输入信号接收电路的输出OUT。

差分输入信号接收电路
技术领域
本发明涉及一种差分输入信号接收电路，特别涉及一种用于高速D/A转换器的差分输入信号接收电路。它直接应用的领域是高速D/A转换器。
背景技术
近年来，随着D/A转换器性能的日益提高，对其接口电路的要求越来越高，低压差分信号(LVDS)接收技术因其传输速度快、信号摆幅小、功耗低、电磁干扰小、抗干扰能力强等优点，而广泛应用于高速、高性能D/A转换器中。
典型常规的低压差分信号接收电路如图1所示。它通过由P1、P2、N1、N2、N8、N9构成的施密特触发器来检测输入信号，并确保25mV～50mV的迟滞电压。在此电路中，共有两条反馈路径，第一条是通过晶体管P1、P2的共源节点的串联电流反馈，这条反馈通路是负反馈；第二条是连接N8、N9源一漏极的并联电压反馈，这条反馈通路是正反馈。当此正反馈系数小于负反馈系数时，整个电路将为负反馈同时失去迟滞效果；当正反馈系数大于负反馈系数时，整个电路表现为正反馈，同时在电压传输曲线中将出现迟滞，即通过局部正反馈实现低压差分信号接收电路所需要的迟滞特性。它的缺点是由于正反馈的引入而使电路的工作速度不高，在标准0.35μm CMOS工艺条件下，该电路结构的最高传输速率为1.6Gb/s，已不能满足现在的高速D/A转换器的要求。
发明内容
为克服常规差分输入信号接收电路的最高传输速率不高的问题，本发明提供一种用于高速D/A转换器的差分输入信号接收电路，且本发明电路的迟滞电压稳定，结构简单、便于使用。
为实现上述目的，本发明解决上述技术问题所采取的技术方案在于：一种差分输入信号接收电路，它含有：
一个基本放大电路单元，包括：
作第一级放大电路的PMOS管MP1、PMOS管MP2、NMOS管MN1、NMOS管MN2、PMOS管MP10，其中，MP1的栅极接正输入端IN+，MP2的栅极接负输入端IN-，MP1、MP2的源极与MP10的漏极相接，MP10的源极接电源V_DD，MP1的漏极与MN1的栅极、漏极连接在一起，其连接点为第一级放大电路的负输出端OUT1-，MP2的漏极与MN2的栅极、漏极连接在一起，其连接点为第一级放大电路的正输出端OUT1+，MN1、MN2的源极均接地；
作第二级放大电路的NMOS管MN3、NMOS管MN4、PMOS管MP7、PMOS管MP8，其中，MP3的栅极接第一级放大电路的负输出端OUT1-，MP4的栅极接第一级放大电路的正输出端OUT1+，MP7的栅极、漏极与MP8的栅极相接，且与MN3的漏极相接，MN3、MN4的源极接地，MP7、MP8的源极接电源V_DD，MP8的漏极与MN4的漏极相接；
作偏置电流产生电路的NMOS管MN5、NMOS管MN6、PMOS管MP9，其中，MN5的栅极、漏极与MN6的栅极相接，并共同与偏置电压V_bias相接，MN5、MN6的源极接地，MN6、MP9的漏极与MP9、MP10的栅极接在一起；和
一个迟滞电压产生电路单元，包括：
PMOS管MP3、PMOS管MP4、PMOS管MP5、PMOS管MP6、PMOS管MP11、PMOS管MP12、PMOS管MP13、NMOS管MN7、NMOS管MN8、NMOS管MN9，其中，MP5的栅极接正输入端IN+，MP6的栅极接负输入端IN-，MP5的漏极接第一级放大电路的负输出端OUT1-，MP6的漏极接第一级放大电路的正输出端OUT1+，MP5的源极与MP3的漏极相接，MP6的源极与MP4的漏极相接，MP3、MP4、MP1、MP2的源极与MP10的漏极连接在一起，MP11、MN7的栅极与MP8、MN4的漏极连接在一起，MP3、MP12、MN8的栅极与MP11、MN7的漏极连接在一起，其连接点为A，MP4、MP13、MN9的栅极与MP12、MN8的漏极连接在一起，其连接点为B，MN7、MN8、MN9的源极均接地，MP11、MP12、MP13的源极均接电源V_DD，MP13的漏极与MN9的漏极相接，作为整个差分输入信号接收电路的输出OUT。
有益效果：
本发明的差分输入信号接收电路包括一个基本放大电路单元和一个迟滞电压产生电路单元，与常规差分输入信号接收电路相比，它具有以下特点：
1.本发明电路在常规差分输入信号接收电路的基础上增加了两个PMOS管MP5、MP6，通过此两个PMOS管引入输入失调的方法来获得迟滞电压，不需要引入局部正反馈，在给定电流I_bias和工艺条件下，电路的迟滞电压仅由晶体管MP5、MP6与MP1、MP2栅的宽长决定，因而使本发明电路能获得稳定的迟滞电压。
2.由于本发明电路是通过控制MP5、MP6引入输入失调的方法来获得的固定迟滞电压，因而整个电路不需要局部正反馈。第一级放大电路即差分输入级电路的正OUT1+、负输出端OUT1-，均为低阻点，并且通过设计MP5、MP6为小尺寸晶体管，使得迟滞特性的引入不影响电路的高速特点。
3.常规的差分输入信号接收电路的输出波形图如图3所示，本发明的差分输入信号接收电路的输出波形图如图4所示。由图3、4可得，常规差分输入信号接收电路的最高传输速率为1.6Gb/s，而本发明电路的最高传输速率达2.4Gb/s。
因此，本发明电路兼具迟滞电压稳定和传输速率高的优点，有效地克服了常规低压差分信号接收电路由于局部正反馈的引入而使传输速率降低的缺点。
附图说明
图1是常规的差分输入信号接收电路的电路图；
图2是本发明的差分输入信号接收电路的电路图；
图3是常规的差分输入信号接收电路的输出波形图；
图4是本发明的差分输入信号接收电路的输出波形图。
具体实施方式
本发明的具体实施方式不仅限于下面的描述，现结合附图加以进一步说明。
本发明具体实施的差分输入信号接收电路如图2所示。它由一个基本放大电路单元和一个迟滞电压产生电路单元组成。基本放大电路单元包括：作第一级放大电路的PMOS管MP1、PMOS管MP2、NMOS管MN1、NMOS管MN2、PMOS管MP10，此级电路即为差分输入级电路，对输入的低压差分信号进行初次放大；和作第二级放大电路的NMOS管MN3、NMOS管MN4、PMOS管MP7、PMOS管MP8，此级电路对信号进一步放大；和作偏置电流产生电路的NMOS管MN5、NMOS管MN6、PMOS管MP9，此级电路通过MP10为差分输入级电路提供偏置电流I_bias，I_bias一般在1.5mA～1.8mA之间。迟滞电压产生电路单元包括：由PMOS管MP3、PMOS管MP4、PMOS管MP5、PMOS管MP6、PMOS管MP11、PMOS管MP12、PMOS管MP13和NMOS管MN7、NMOS管MN8、NMOS管MN9组成，此迟滞电压产生电路单元是为了获得稳定的迟滞电压V_H，V_H一般≥25mV。
图2中的具体连接关系、作用关系与本说明书的发明内容部分相同，此处不再重复。它的工作原理如下：
本发明电路是通过控制PMOS管MP5、MP6引入输入失调的方法来获得固定迟滞电压：当输入信号为高电平时，即V_in+＞V_in-，使第一级放大电路的正输出端电压大于负输出端电压，即V_OUT1+＞V_OUT1-，因此，A点为高电平，而B点为低电平，导致MP3导通、MP4断开，使得MP5并联于MP1的两端，而MP2维持不变，此时，差分输入信号接收电路相当于有一个负输入失调电压V_IO-；当输入信号由高电平逐渐变为低电平时，由于该负输入失调电压的存在，差分输入信号接收电路的输入-输出电压传输曲线的转折点不会出现在输入信号为零电平(即V_in+＝V_in-)点，而会出现在V_in+＜V_in-的某点(这里定义为负向转折点V_TPR^-)，V_TPR^-的大小由负输入失调电压V_IO-的大小决定；当输入信号为低电平时，即V_in+＜V_in-，使第一级放大电路的正输出端电压小于负输出端电压，即V_OUT1+＜V_OUT1-，因此，A点为低电平，而B点为高电平，导致MP3断开、MP4导通，使得MP6并联于MP2的两端，而MP1维持不变，此时，差分输入信号接收电路相当于有一个正输入失调电压V_IO+；当输入信号由低电平逐渐变为高电平时，由于该正输入失调电压的存在，差分输入信号接收电路的输入-输出电压传输曲线的转折点不会出现在输入信号为零电平(即V_in+＝V_in-)点，而会出现在V_in+＞V_in-的某点(这里定义为正向转折点V_TPR⁺)，V_TPR⁺的大小由正输入失调电压V_IO+的大小决定。整个差分输入信号接收电路的迟滞电压V_H为：VH=VTPR+-VTPR-.]]>
其中，MP3、MP4起开关作用，当MP3、MP4的栅的宽长比取相同值时，有：
VTPR+=VIO+≈12(WL)MP2+(WL)MP6-(WL)MP1(WL)MP1IbiasμpCOX(WL)MP1---(1)]]>
VTPR-=VIO-≈-12(WL)MP1+(WL)MP5-(WL)MP2(WL)MP2IbiasμpCOX(WL)MP2---(2)]]>
本发明电路采用对称设计，MP1、MP2的栅的宽长比取相同值，MP5、MP6的栅的宽长比取相同值，即(WL)MP1=(WL)MP2,]]>(WL)MP5=(WL)MP6,]]>结合公式(1)、(2)可得：
VH=VTPR+-VTPR-=(WL)MP5(WL)MP1IbiasμpCOX(WL)MP1---(3)]]>
从(3)式可见，在给定电流I_bias和工艺条件下，电路的迟滞电压V_H仅由MP5和MP1的栅的宽长比的值决定，因此，本发明电路具有稳定的迟滞电压。
另外，在设计中，要求MP1、MP2、MP5、MP6的栅长取相同值(0.35μm)，MP1、MP2的栅宽的值为MP5、MP6的栅宽的值的整数倍(4～6倍)，版图布局时要注意它们之间的相互匹配，以便获得稳定的迟滞电压。
本发明电路是通过控制PMOS管MP5、MP6引入输入失调的方法来获得固定的迟滞电压，整个电路不需要局部正反馈。第一级放大电路即差分输入级电路的正输出端OUT1+、负输出端OUT1-均为低阻点，晶体管MP1、MP2、MP3、MP4、MP5、MP6的栅长都取相同值(0.35μm)，并且取MP5、MP6的栅宽的值为MP1、MP2的栅宽的值的1/4～1/6，使得迟滞特性的引入不影响电路的高速特点。
常规的差分输入信号接收电路的输出波形图如图3所示。这是在标准0.35μm CMOS工艺、3.3V工作电压、8mW静态功耗、30mV迟滞电压的条件下的模拟情况。由图3可知，此常规电路的最高传输速率为1.6Gb/s。
本发明的差分输入信号接收电路的输出波形图如图4所示。这是在标准0.35μm CMOS工艺、3.3V工作电压，8mW静态功耗、30mV迟滞电压的条件下的模拟情况。由图4可知，本发明电路的最高传输速率为2.4Gb/s。
本发明的制造工艺为通用的硅栅N阱0.35μm CMOS工艺。
本发明电路中的PMOS、NMOS管的基本参数为：
NMOS管的阈值电压V_T：0.5～0.7V；
PMOS管的阈值电压V_T：-0.65～-0.85V；
NMOS管、PMOS管的栅氧厚度7.2nm～7.7nm；
MP1、MP2的栅的宽长比：180μm/0.35μm～250μm/0.35μm；
MP3、MP4的栅的宽长比：30μm/0.35μm～50μm/0.35μm；
MP1、MP2、MP3、MP4、MP5、MP6的栅长：0.35μm；
MP5、MP6的栅宽：为MP1、MP2的栅宽的1/4，1/5或1/6；
PMOS管MP10的支路电流I_bias设计为：1.5～1.8mA。