《一种TIGERSHARCDSPLINK口转串行RAPIDIO总线的实现方法.pdf》由会员分享，可在线阅读，更多相关《一种TIGERSHARCDSPLINK口转串行RAPIDIO总线的实现方法.pdf（7页珍藏版）》请在专利查询网上搜索。
1、10申请公布号CN102004713A43申请公布日20110406CN102004713ACN102004713A21申请号201010549864022申请日20101119G06F13/4020060171申请人中国船舶重工集团公司第七九研究所地址430074湖北省武汉市洪山区珞喻路718号72发明人袁浩李锡武任全利危峰何冲74专利代理机构武汉金堂专利事务所42212代理人胡清堂54发明名称一种TIGERSHARCDSPLINK口转串行RAPIDIO总线的实现方法57摘要本发明为TIGERSHARC数字信号处理器的LINK口到串行RAPIDIO总线的转换方法，TIGERSHARC系列数字。
2、信号处理器的LINK接口分别与LINK口收发控制模块和数据缓存相连，支持串行RAPIDIO总线的IPCORE的逻辑层接口分别与数据缓存和收发控制状态机相连。它具有各单元间通讯速度快、高稳定性与高可靠性的特点。51INTCL19中华人民共和国国家知识产权局12发明专利申请权利要求书1页说明书3页附图2页CN102004726A1/1页21一种TIGERSHARCDSPLINK口转串行RAPIDIO总线的实现方法，其特征在于LINK口收发控制模块、数据缓存、TIGERSHARC系列数字信号处理器TS101/201、XILINX公司支持串行RAPIDIO总线的IPCORE。2根据权利要求1所述的TI。
3、GERSHARCDSPLINK口转串行RAPIDIO总线的实现方法，其特征在于TIGERSHARC系列数字信号处理器TS101/201的LINK接口分别与LINK口收发控制模块和数据缓存相连，支持串行RAPIDIO总线的IPCORE的逻辑层接口分别与数据缓存和收发控制状态机相连；用户通过对TIGERSHARC系列数字信号处理器LINK口的读写来实现对串行RAPIDIO数据解析，其中基本操作包括读操作、写操作和错误处理。权利要求书CN102004713ACN102004726A1/3页3一种TIGERSHARCDSPLINK口转串行RAPIDIO总线的实现方法技术领域0001本发明涉及数字信号处。
4、理领域，具体地说是一种TIGERSHARCDSPLINK口转串行RAPIDIO总线的方法。背景技术0002雷达，声纳等设备需要对数字信号处理进行复杂的运算，往往需要多个信号处理器协作进行并行计算。在基于TIGERSHARCDSP的信号处理系统中，TIGERSHARC芯片提供高速点对点的LINK口进行片间通信，TIGERSHARC芯片只能提供四个LINK口，一个LINK口只能进行两颗芯片之间的点对点通信。0003传统LINK口系统互联方式由于LINK口有限和不支持多点数据传输，逐渐成为系统设计的瓶颈。RAPIDIO以其高带宽，低延时等特点为多处理器的系统互联提供了良好的解决方案，能满足新一代数字。
5、信号处理机对高速，高带宽，低延时，低功耗的苛刻需求。目前基于TIGERSHARC数字信号处理系统中广泛采用的LINK口互联结构，如何将其应用在交换式总线的高速互联系统中，具有重大的现实意义。发明内容0004本发明的目的是提供一种TIGERSHARCLINK口到串行RAPIDIO总线的转换方法，把基于TIGERSHARCLINK口互联的信号处理系统扩展到高速串行RAPIDIO交换架构中，可应用于基于TIGERSHARC系列处理器的新一代数字信号处理平台，具有较强的通用性。0005本方案硬件平台基于FPGA来实现TIGERSHARC处理器的LINK口和串行RAPIDIO总线之间的协议转换，其主要功。
6、能模块包括LINK口收发控制模块、数据缓存、TIGERSHARC系列数字信号处理器TS101/201、XILINX公司支持串行RAPIDIO总线的IPCORE。0006其中，TIGERSHARC系列数字信号处理器TS101/201的LINK接口分别与LINK口收发控制模块和数据缓存相连，支持串行RAPIDIO总线的IPCORE的逻辑层接口分别与数据缓存和收发控制状态机相连。用户通过对TIGERSHARC系列数字信号处理器LINK口的读写来实现对串行RAPIDIO数据解析，其中基本操作包括读操作、写操作和错误处理。0007其主要功能模块构成如图1所示。0008其工作原理主要分为三部分，第一部分为。
7、TIGERSHARC处理器的LINK口与FPGA的数据交换；第二部分为FPGA内数据接收来源判断和发送目的配置。第三部分为串行RAPIDIO与FPGA的数据交换。0009首先，实现TIGERSHARC处理器的LINK口与FPGA的数据交换的功能单元，在FPGA中为每个LINK口分别配置接收BUFFER和发送BUFFER。每个LINK口在初始时均被配置为接收模式，当任一LINK口接收BUFFER出现数据时，即启动接收控制，将接收BUFFER中的数据通过该LINK通道传送给TIGERSHARC处理器；当TIGERSHARC处理器启动LINK口发送时，数据全部装入该LINK口的发送BUFFER。说明。
8、书CN102004713ACN102004726A2/3页40010然后，实现FPGA内数据接收来源判断和发送目的配置的功能模块，为了实现点对点的通信功能，就必须支持多个LINK口中任何一个可以与任意串行RAPIDIO的数据交换。在LINK口发送串行RAPIDIO接收的方式下，当某个LINK口的发送BUFFER中出现数据时，启动对该批数据的解析，取出其中的关键信息如数据包大小、路由方式、目的串行RAPIDIO等，然后启动目的串行RAPIDIO的发送状态机，将数据传送给串行RAPIDIO的IP核。在串行RAPIDIO发送LINK口接收的方式下，串行RAPIDIO的IP核接收到数据，启动串行RAP。
9、IDIO的接收状态机，由RAPIDIO接收状态机对数据包进行解析，取出其中的关键信息如数据包大小、目的LINK口等，然后由RAPIDIO控制状态机将数据包中的数据写入目的LINK口的接收BUFFER中。0011最后，实现TIGERSHARC处理器的LINK口与FPGA的数据交换的功能模块，主要功能由FPGA的串行RAPIDIO的IP核实现。0012本发明一种TIGERSHARCDSPLINK口转串行RAPIDIO总线的实现方法，其优点是00131解决了TIGERSHARCLINK口不支持多点通信这一瓶颈，增加了系统的灵活性；00142可以把现有的大量基于TIGERSHARC系列的信号处理设备应。
10、用到新型高性能的系统结构，能节约大量资源，有利于降低系统的研制成本。附图说明0015图1是本发明转换接口主要功能模块示意图。0016图2是本发明发起配置访问数据包格式表。0017图3是本发明配置访问返回数据表。0018图4是本发明数据写访问数据包包头格式表。0019图5是本发明数据包字段定义表。具体实施方式0020本发明主要分为三部分，第一部分为TIGERSHARC处理器的LINK口与FPGA的数据交换；第二部分为FPGA内数据接收来源判断和发送目的配置。第三部分为串行RAPIDIO与FPGA的数据交换。以下对这三部分的具体实施方式结合图表进行详细说明。0021TIGERSHARC处理器的LI。
11、NK口与FPGA的数据交换功能单元实现了TIGERSHARC处理器的LINK口与FPGA在物理层的数据交换。其主要模块包括接口电平转换模块、接收BUFFER、发送BUFFER和收发控制模块等。0022TIGERSHARC处理器的LINK口与FPGA的数据交换功能单元为每个LINK口分别配置接收BUFFER和发送BUFFER。BUFFER的容量为1024，宽度8位，每个LINK口在初始时均被配置为接收模式，当任一LINK口的接收BUFFER出现数据并达到触发数量时，收发控制模块立刻启动接收控制，将接收BUFFER中的数据通过该LINK口通道传送给TIGERSHARC处理器；当TIGERSHARC。
12、处理器启动LINK口发送时，收发控制模块立刻启动发送控制，首先检测BUFFER的数据是否都已完全发送完成，若完成，则将发送数据全部装入该LINK口的发送BUFFER并进行发送。0023数据接收判断和发送配置模块主要完成FPGA内数据接收来源判断和发送目的的配置。数据接收判断和发送配置模块主要包括发送状态机、接收状态机和收发控制单元。说明书CN102004713ACN102004726A3/3页50024本发明的主要特点是实现了LINK口多点通信功能，因此其支持多个LINK口中任何一个与任意串行RAPIDIO的数据交换。因为访问RAPIDIO的软件接口和TIGERSHARC的LINK口数据收发接。
13、口完全兼容，所以要实现LINK口多点通信功能的主要增加部分是RAPIDIO协议层的配置读写和数据传输接口。由于LINK口协议传输的数据要求4字对齐方式，访问RAPIDIO接口时数据长度需要是其倍数。0025在每次上电后，在开始LINK口与RAPIDIO串行数据通信前，首先需要进行信息配置。其过程如下LINK口首先需要发送发起配置访问数据包到发送BUFFER，配置访问数据包具体信息描述如图2所示，其长度固定为8WORD。收发控制单元收到配置访问数据包后启动对该批数据的解析，根据其配置信息将发送转态机设置成相应的工作方式，然后发送配置访问返回数据到LINK口，配置访问返回数据的格式如图3所示，其配。
14、置访问返回数据包长度固定为4WORD。WORD0仅当发起配置读，且ADDR200时有效；WORD1仅当发起配置读，且ADDR201时有效。LINK口收到发送配置访问返回数据后，信息配置流程完成，开始进行正常数据通信。上述信息配置过程在每次上电至少需要进行一次，在工作过程中，如需要更改配置信息，也可重复上述过程进行配置信息动态设置。0026在LINK口发送串行RAPIDIO接收的方式下，其发送数据包格式如图4所示。收发控制单元收到数据包后，取出其中的关键信息如数据包大小、路由方式、目的串行RAPIDIO等数据各个信息位的具体描述见图5，然后启动目的串行RAPIDIO的发送状态机，将数据传送给串行。
15、RAPIDIO的IP核。0027在串行RAPIDIO发送LINK口接收的方式下，其过程与LINK口发送串行RAPIDIO接收的方式原理相同，但数据流方向正好相反，首先串行RAPIDIO的IP核接收到来自外部串行RAPIDIO的数据，然后启动串行RAPIDIO的接收状态机，由RAPIDIO接收状态机对数据包进行解析，取出其中的关键信息如数据包大小、目的LINK口等，然后由RAPIDIO控制状态机将数据包中的数据写入目的LINK口的接收BUFFER中。0028串行RAPIDIO与FPGA的数据交换模块实现串行RAPIDIO接口与FPGA的数据交换，主要功能由FPGA的串行RAPIDIO的IP核直接实现。说明书CN102004713ACN102004726A1/2页6图1图2图3说明书附图CN102004713ACN102004726A2/2页7图4图5说明书附图CN102004713A。