本发明涉及锁相环（PLL）电路，特别是涉及用于控制加到锁相环的反馈环路上的误差信号的设备。 锁相环是以被传输信号的一个分量的相位和/或频率来同步可变本地振荡器的电路，这是通信技术领域中所完全公知的。一般地说，这种电路包括一个鉴相器，该鉴相器响应于被传输的信号和本地振荡器的输出，从而产生正比于被传输信号的一个分量和该振荡器输出的相位和/或频率之差的相位误差信号。该相位误差信号被送去控制该可变振荡器的振荡频率。为了增强该PLL的工作，某些系统中包括第二环路，该环路产生正比于可变振荡器频率与被传输信号的分量的频率之差的误差信号。该频率误差信号被附加到用于控制振荡器频率的相位误差信号中去。可变振荡器在相位锁定达到之前将在名义上达到需要的频率，此时频率误差信号基本上为零，PLL主要地仅受相位误差信号控制。
由此认识到，在某些PLL系统中当频率锁定基本上达到时最好是主动地切断频率误差信号。主动地切断频率误差项将阻止频率误差信号中的噪音引起可变振荡器提供的信号的相位颤抖。在包含被设计成用于响应数字信号的频率误差电路的PLL中（例如在响应复合视频信号的副载波脉冲串（Subcarrier burst）的脉码调制（PCM）表示的PLL中），相位颤抖特别地成为问题。颁发给R.T.Fling的美国专利第4，884，040号中给出了这种PLL地例子。Fling型PLL的性能借助于当系统基本上达到频率锁定时就主动地切断频率误差项而获得显著改善。
本发明是一种包括可变振荡器和用于产生控制该可变振荡器的相位和频率误差信号的设备的PLL系统。另一种装置用于对一个信号分量（该分量即是系统欲锁定于其上的信号分量）的样本进行累计，并且当该PLL系统基本上达到频率相位锁定时，该装置响应于这些被累计样本的极性，从而有选择地中断频率误差信号与可变振荡器的联接。
图1是可应用本发明的系统环境的方框图。
图2是应用本发明的锁相环的原理图。
图3和图4是可被用作图2的单元100的频率锁定检测器的方框图。
图3A是可用于实现图3的单元13的设备的方框图。
图5是一种附加装置的方框图，该附加装置被应用在图2的电路系统中，以便调整图2的电路系统使之可以用PAL视频信号进行工作。
本发明将在NTSC视频信号处理系统的环境中进行叙述，然而十分显然，实际上它可在任何利用相位和频率误差信号的PLL系统中实现。参看图1，一个来自例如电视调谐器的模拟视频信号加到模/数转换器（ADC）30上。该模拟信号的数字化形式从该ADC的输出端耦合到水平同步信号分离器31、视频信号处理器34和鉴相器32。视频信号处理器34对视频信号进行控制，以便使其用于显示或存储。分离器31产生水平同步脉冲，该水平同步脉冲耦合到鉴相器并对鉴相器进行控制，使该鉴相器在色度参考脉冲串的间隙期按照相位测量方式进行工作。鉴相器32响应于数字视频信号从而产生用于控制压控振器（VCO）35的相对相位的信号。最后，VCO35产生用于操作其他电路单元的主时钟信号。主时钟信号的脉冲的定时具体确定ADC30产生出模拟输入信号的数字样本的各瞬时时刻。
图2示出了数字式鉴相器的实施例，该鉴相器被包括在美国专利4，884，040中的一般形式的PLL之中。简要地说，由定标器96提供的相位误差信号和由二的补码电路88提供的频率误差信号在加法器94中组合后，被用于去控制压控振荡器（VCO）86。频率误差信号经过门电路90被有选择地加到加法器94上，该门电路90受未锁定检测器（unlock detector）100的控制。当系统基本上达到频率锁定时，门电路90禁止频率误差信号通过。VCO86产生的主时钟信号Fc用于操作整个系统，该主时钟信号在本实施例中具有等于彩色副载波频率4倍的频率。
在图2中，来自传统的水平同步信号分离器31的水平同步信号HSYNC1被耦到定时信号发生器78，来自模/数转换器30的数字视频样本被耦合到总线50。定时信号发生器78响应于时钟信号Fc和水平同步信号而产生脉冲串门信号BG。该脉冲串门信号在名义上提供这样的脉冲，该脉冲含有复合视频信号的每一有效水平行的副载波脉冲串分量的整数周期。脉冲串门信号可由传统的计数电路响应于主时钟信号Fc和水平同步信号而产生。
总线50上的数字视频信号被耦合到补码电路52和多路复用器53的一个输入端口。补码电路的输出端口连接到多路复用器53的第二输入端口。多路复用器53在具有副载波频率的方波时钟信号的控制下，交替地先将来自总线50的两个相继的样本耦合到其输出端口，然后再将来自补码电路52的两个相继的样本耦合到其输出端口。加到多路复用器53的时钟信号是由来自VCO86的主时钟信号Fc在除法器84中经过4分频而产生的。当系统处于相位锁定时，多路复用器53在脉冲串间隔期间的样本流输出代表该脉冲串的基本上整流以后的形式。由多路复用器53提供的交变的样本代表对应于例如R-Y和B-Y或I和Q色差视频信号分量的正交相关信号。
多路复用器53提供的样本被耦合到加法器54的一个输入端口，该加法器54经过与门排（bank of AND gate）56而与1个样本周期存储单元58和68相连接。存储单元60的输出端口连接到加法器54的第二输入端口。加法器54和存储单元58与60相组合而形成一个复合累加器。该累加器当与门排56在脉冲串门信号BG的控制下使加法器54与存储单元58相耦合的时候起作用。或者，当脉冲串门信号为低时，与门排提供出零输出信号，该信号有效地使该累加器置零。于是，累加器对来自单行时间间隔的脉冲串信号的样本逐次地求和。在累加器起作用的期间内，表示各相应的正交信号的样本之和各不相同地被保持在两个存储单元58和60中。在脉冲串间隔时间的终止时刻，R-Y和B-Y的累计和值分别被保留在存储单元60和58中（至少当系统已到达相位锁定时是这样）。
存储单元58的输出端口的符号位导线被连接到1位D锁存器62的数据（D）输入端。该符号位代表锁存器58提供的累计样本的极性。
存储单元60的输出端口连接到并行位D锁存器66的数据输入端口。第二并行位D锁存器68与并行位D锁存器66相级联。脉冲串门信号被耦合到另一个D锁存器80的数据输入端口，该D锁存器80在其 Q输出端提供反相的脉冲串门信号。锁存器80输出的倒相的脉冲串门信号被耦合到锁存器62、66和68的时钟输入端，并且控制锁存器62和66以便分别存储发生在脉冲串时间间隔终止时刻的、来自锁存器58和60的符号位和累计值。锁存器62和66中的值被存储一个行间隔的时间。在相继的各行间隔时间锁存器66中的值被转移到锁存器68。锁存器66和68存储来自两个相继的视频行的、累计的R-Y样本，锁存器62存储来自相应的相继的视频行的、累计的B-Y样本的符号位。
在相位锁定时，锁存器66的输出端的值应为零值。任何与零值的差值正比于该系统的相位失锁的程度。因此锁存器66的输出可用作相位误差信号。锁存器66的输出被送到定标电路96去以便放大该相位误差信号和提高相位误差灵敏度。被放大的相位误差信号然后再送到加法器94的一个输入端。
锁存器66和68的输出端口被连接到减法器70的被减数和减数输出端口，该减法器产生出来自相继的各视频行的被累计的R-Y值的差值。假设加到端口50上的信号是与时钟信号Fc相同步的，并且在相应的脉冲串间隔期间该时钟频率是相对恒定的。由锁存器66和68提供的累计值与脉冲串信号和时钟信号Fc的相位差有关。减法器70提供的差值近似等于逐行之间的相位差（虽然可能具有极性差错），因而代表脉冲串分量与采样时钟之间的频率差值的大小。
减法器70提供的差值被送到求补码电路88。求补码电路88在由锁存器62提供的符号位的控制下对频率误差信号的极性进行校正。求补码电路88的输出被送到选通电路90，该选通电路90在检测器100的控制下当环路未频率锁定时将频率误差信号传送到加法器94去，否则，就将一个零值加到该加法器上去。相位和频率误差信号在加法器94中相加，然后被送到限制器92去。限制器92将组合后的误差信号限制为等于或小于预定极限值的数值。被限制的误差信号经过低通滤波及转换为模拟形式后被加到VCO86去。需要说明的是，频率误差项是从由锁存器60提供的R-Y累计值中导出的，但是它也可以从由锁存器58提供的B-Y累计值中导出。在后一种情况下，在接近相位锁定时出现的累计值将较大，因而该频率误差项对信号噪音引起的误差的敏感程度将较小。
从名义上讲，当系统达到频率锁定时，减法器70提供的差值应当为零，因而频率误差项应为零。然而由于噪音和量化效应，频率误差可能包含有趋向于对相位锁定起有害作用的残余值。因此，在达到频率锁定后禁止（即，用门电路来控制）频率误差项进入加法器94是有益的。
就“未锁定”检测而论，发明人已经确定：当系统未被频率锁定时，相应行的累计样本的符号位或极性在场周期内改变许多次。另一种情况是，当系统被频率锁定时，累计样本的符号位不变。因此，只要对一个时间间隔内累计样本的极性改变次数进行计数并将该计数值与阈值相比较，就可以确定频率未锁定情况。
来自锁存器58或锁存器60的累计样本的极性都可被监测。然而，在图2的实施例中，可以回忆这样的事实：随着系统趋近锁定状态，锁存器60中的值趋向于接近零值，并且呈现出很低的信噪比。因此最好是监测锁存器58提供的累计样本的极性。假设正在被处理的样本是以包括最高有效位（MSB）的符号位和较低各位（LSB）的数值位的二进制位形式出现的，则可以通过直接监测累计样本的符号位或较低位而监测累计样本的极性。累计样本的最高有效值MSB可由图2中的锁存器62获得。
图3示出了一种可用来实现检测器100的未锁定检测器。在图3中，来自锁存器62的最高有效位被耦合到异或门电路（XOR）12的一个输入端，并同时耦合到锁存器11的数据输入端。代表延时一个行周期的最高有效位的锁存器11输出被耦合到XOR12的第二输入端。当XOR12的两个输入端的信号不同以及相同时，它分别产生逻辑值“1”和“0”。因此，如果在相继的各行之间存在累计样本的极性改变，则XOR12将产生逻辑值1。XOR12的输出被耦合到单元13，在单元13中逻辑值1在一个时间间隔内被累计或计数，该时间间隔在本例中对应于视频场周期。逻辑值1在此时间间隔内的总数用来在比较器14中与参考值或阈值相比较。如果逻辑值1的数目超过参考值，则比较器14输出逻辑值1，该逻辑值1在下一场周期的时间内被存储在锁存器15之中。锁存器15的输出作为控制信号而加到门电路90上。
锁存器15在垂直脉冲信号Fv的控制下存储该比较器提供的输出值。信号Fv可由传统的垂直同步分离器提供。信号Fv除用于控制锁存器15外，它还被加到单元13以便在各场周期的结束时刻将单元13中的计数值复位为零。
图3A示出了用于产生由XOR12提供的逻辑值1的计数的装置的例子。图3中的单元13′是以简单的二进制计数器来实现的。XOR12的输出值被加到计数器的启动输入端，信号BG被加到计数器的时钟输入端。每当出现由XOR12所提供的逻辑1时，计数器被启动而对信号BG的脉冲计数。垂直信号Fv被加到计数器复位输入端以便在每个场周期对计数器清零一次。
图4示出了另一个实施例，其中由XOR12提供的逻辑值1通过由加法器20和锁存器21组成的累加器而相加。锁存器按行速率被锁定，以便控制累加器使其将XOR12提供的零或1值与场周期内出现的先前的1和零值的累计和相加。在每个场周期该锁存器21在信号Fv的作用下被复位为零一次，该信号Fv是在每个场周期具有一个脉冲的信号。在图4中，或门14′提供比较功能。在此情况下锁存器21输出中的较多个有效位被耦合到或门14′的相应输入端。或门14′的输出当联接到其输入端的这些有效位中的任一个呈现逻辑值1时将为逻辑值1。假定锁存器21具有N条位线来表示计数值，所有这N条位线中除M条之外都被耦合到或门14′的相应输入端。对于所有超过（2）的计数值，或门14′将输出逻辑值1。
可将类似的电路用在对PAL视频信号进行操作的PLL系统中。PAL信号中包含一个脉冲串分量，其中脉冲串的正交相位分量之一逐行地将其相位改变90°。为了在相位/频率检测电路中容纳这个相移，来自各相邻行的累计值被进行平均或求和。这就使得PAL脉冲串信号的摆动的相位看起来类似于NTSC信号的脉冲串。为了对PAL信号进行操作而需要的附加电路在图5中示出。在图5中，具有传递函数H（Z）＝1+Z-H的第一滤波器202被插置在锁存器60和66之间，具有类似传递函数的第二滤波器200被联接到锁存器58的输出端。来自锁存器58的数值位和极性都加到滤波器200上，然而仅将滤波器200提供的极性位耦合到锁存器62去。在该传递函数中，“Z”是传统的Zee转换变量，而指数“H”指示1行周期的样本延时期。该电路的其他部分没有改变。
假设在另一系统中视频信号采样和从而进行的相位锁定是按照相对于脉冲串信号的色差分量轴为45°而进行的。在此情况下，图3或图4中的异或门可以用或非门来代替。如果、而且只有当该或非门的两个输入信号都是正极性时，则认为该系统失锁，因而将该频率项与该相位项相加。该频率项的好处仅仅约在50%的时间得以体现，这是这种检测器缺点。
上述PLL系统还可作视频信号之外的应用。在那样的应用情况下，由加法器54、门56和锁存器58、60组成的累加器可以受到控制而连续地累计样本值或者按预定的时间间隔而有选择地复位。锁存器62、66或68将按规则的速率而锁定。此外，锁存器11将按类似的规则的速度而锁定，而累加器13将按预定的时间间隔复位。