用于禁止扫描链以节省功率的设备及方法.pdf

提供一种方法、一种设备以及一种计算机程序，用于在处理器的功能模式期间通过禁止扫描链来节约能量。通过将逻辑选通插入到扫描链中，可以在处理器的功能模式期间禁止扫描链。在功能模式期间，扫描链的锁存位的扫描输出端口动作，这导致不必要的能量消耗。通过选通扫描控制信号和锁存位的扫描输出端口，锁存位之间的扫描链段可以被断开。因此，在功能模式期间，扫描控制信号额可以禁止扫描链。

1.  一种用于禁止处理器中的扫描链的设备，所述设备包括多个禁止电路中的至少一个禁止电路，所述禁止电路至少被配置成在所述处理器的功能模式期间禁止扫描链的多个段中的至少一个段。

2.  根据权利要求1的设备，其中，所述扫描链还包括多个锁存位中的至少两个锁存位的横向连接。

3.  根据权利要求2的设备，其中，所述多个锁存位中的至少一个锁存位至少被配置成接收扫描控制信号、主输入信号和扫描输入信号，以及至少被配置成输出主输出信号和扫描输出信号。

4.  根据权利要求3的设备，其中，所述扫描链还包括：将所述多个锁存位中的至少一个锁存位的扫描输出信号连接到所述多个锁存位中的分离的锁存位的扫描输入信号。

5.  根据权利要求1的设备，其中，所述多个禁止电路中的至少一个禁止电路还包括多个逻辑电路中的至少一个逻辑电路，所述逻辑电路至少被配置成作为输入而接收来自于多个锁存位中的至少一个锁存位的扫描输出信号和扫描禁止信号，以及至少被配置成产生时间延迟的扫描输出信号。

6.  根据权利要求5的设备，其中，多个逻辑电路中的至少一个逻辑电路还包括：
NAND门，其至少被配置成接收来自于多个锁存位中的至少一个锁存位的扫描输出信号和所述扫描禁止信号的输入，以及输出时间延迟的信号；以及
反相器，其至少被配置成接收来自于所述NAND门的时间延迟的信号的输入，以及输出时间延迟的扫描输出信号。

7.  根据权利要求6的设备，其中，所述逻辑电路至少被配置成与所述多个锁存位中的至少一个锁存位相结合，以生成多个具有选通逻辑的锁存位中的至少一个具有选通逻辑的位。

8.  根据权利要求7的设备，其中，所述多个具有选通逻辑的锁存位中的至少一个具有选通逻辑的锁存位至少被配置成与所述多个具有选通逻辑的锁存位中的分离的具有选通逻辑的锁存位相连。

9.  根据权利要求6的设备，其中，所述逻辑电路至少被配置成与多个寄存器中的至少一个寄存器相结合，以生成多个具有选通逻辑的寄存器中的至少一个具有选通逻辑的寄存器。

10.  根据权利要求9的设备，其中，所述逻辑电路至少被配置成作为输入来接收所述寄存器中的多个锁存位中的最后的锁存位的扫描输出信号和扫描禁止信号，以及输出扫描输出信号。

11.  根据权利要求10的设备，其中，所述多个具有选通逻辑的寄存器中的至少一个具有选通逻辑的寄存器至少被配置成连接到所述多个具有选通逻辑的寄存器中的分离的具有选通逻辑的寄存器。

12.  一种用于在处理器中禁止扫描链以节省功率的方法，包括：
在所述扫描链中插入门；
产生被传递给所述门的扫描链控制信号；以及
在所述处理器的功能模式期间，通过所述控制信号来控制所述扫描链的连接。

13.  根据权利要求12的方法，其中，在所述扫描链中插入门的步骤还包括：在锁存位的阵列中的每个锁存位的扫描输出端口处插入所述门。

14.  根据权利要求12的方法，其中，在所述扫描链中插入门的步骤还包括：在寄存器内的锁存位的阵列的最后锁存位的扫描输出端口处插入所述门。

15.  根据权利要求12的方法，其中，在所述处理器的功能模式期间通过所述控制信号来控制所述扫描链的连接的步骤还包括：
产生将在所述处理器的主模式期间禁止所述扫描链的控制信号；以及
产生将在所述处理器的扫描模式期间允许所述扫描链的控制信号。

16.  一种用于在处理器中禁止扫描链功能以节省功率的计算机程序产品，所述计算机程序产品具有其上含有计算机程序的媒介，其中，所述计算机程序包括：
用于在所述扫描链中插入门的计算机代码；
用于产生被传递给所述门的扫描链控制信号的计算机代码；以及
用于在所述处理器的功能模式期间通过所述控制信号来控制所述扫描链的连接的计算机代码。

17.  根据权利要求16的计算机程序，其中，用于在所述扫描链中插入门的计算机代码还包括：在锁存位的阵列中的每个锁存位的扫描输出端口处插入所述门。

18.  根据权利要求16的计算机程序，其中，用于在所述扫描链中插入门的计算机代码还包括：在寄存器内的锁存位的阵列的最后锁存位的扫描输出端口处插入所述门。

19.  根据权利要求16的计算机程序，其中，用于在所述处理器的功能模式期间通过所述控制信号来控制所述扫描链的连接的计算机代码还包括：
用于产生将在所述处理器的主模式期间禁止所述扫描链的控制信号的计算机代码；以及
用于产生将在所述处理器的扫描模式期间允许所述扫描链的控制信号的计算机代码。

用于禁止扫描链以节省功率的设备及方法
技术领域
本发明一般涉及处理器中所使用的扫描链，并且更具体来说，涉及一种在处理器的功能模式期间禁止扫描链以节省功率的设计。
背景技术
扫描链被用于对微处理器及其它LSI芯片进行测试及调试。这些扫描链也可以被用于在初始引导序列期间启动(bring up)芯片。一旦测试或者初始引导序列被完成，扫描链对于处理器的功能操作就不再是必需的了。尽管这些扫描链不具有功能目的，但是，其不能从处理器上移开或者断开。由于这些扫描链是保持连接的，因此，只要功能通路的数据改变，所述数据改变就会通过扫描链进行传播。这种传播导致某些不必要的功率的消耗。
参考附图中的图1，参考标号100说明了描述微处理器中的扫描链的传统实现的框图。锁存位(latch bit)104、112、120、130、138和146在横向方向被彼此连接。在典型的设计中，有扫描链段150将一锁存位138的扫描输出和另一锁存位146的扫描输入桥接起来。扫描链段150以及其它扫描链段(未标记)包括长导线和两个缓存器142及144。这些扫描链段存在于包括扫描链的处理器中的全部锁存位之间。因此，如果扫描信号从锁存位138的输出传送到锁存位146的输入，则其通过缓存器142和144。
通过扫描链的扫描信号的轨迹必需以扫描输入信号102开始。这个扫描输入信号102进入锁存位104作为输入。通信信道106将锁存位104的输出馈入缓存器108。通信信道106表示锁存位104的扫描输出端口。缓存器108将所述扫描信号输出到下一缓存器110。然后，缓存器110作为输入将所述信号分配到锁存位112。通信信道114将来自于锁存位112的输出的扫描输出信号分配到缓存器116。这个处理将继续重复直到所述扫描链中的最后锁存位被扫描。具体来说，在图1中，缓存器116将扫描信号输出到下一缓存器118，缓存器118然后作为输入将所述信号分配给锁存位120。锁存位120的输出通过通信信道122被传送给缓存器124的输入，缓存器124的输出将所述信号传送给缓存器126的输入。然后，所述信号从缓存器126的输出被传送给锁存位130的输入。锁存位130的输出通过通信信道132被传送给缓存器134的输入，缓存器134的输出将所述信号传送给缓存器136的输入。所述信号然后从缓存器136的输出被传送给锁存位138的输入。锁存位138的输出通过通信信道140被传送给缓存器142的输入，缓存器142的输出将所述信号传送给缓存器144的输入。然后，所述信号从缓存器144的输出被传送给锁存位146的输入。最后的锁存位146产生扫描输出信号148。这就是扫描信号如何通过包括这些锁存位的扫描链。在处理器的功能模式下，这些锁存位通过逻辑电路152、154、156和158将信息分配给彼此。例如，锁存位104会通过逻辑电路152来发送信息，以便将解码的信号分配给锁存位120。在微处理器的功能模式期间，这些扫描链是不必要的。
参考附图的图2，参考标号200描述了传统的锁存位的框图。扫描控制信号205选通锁存器1 220执行完整的锁存位200的扫描。在扫描模式下，扫描输入端口210由扫描控制信号205来选择，以及提供输入给锁存器1位220。锁存器1 220及所结合的锁存器2 225组成对应于图1中的锁存位104、112、120、130、138和146的锁存位。主(primary)输入端口215也是到锁存器1 220的输入。这个主输入端口215在处理器的功能模式期间被使用。在处理器的功能模式下，信号通路是从主输入215到主输出230的。在处理器的扫描模式下，所述通路是从扫描输入210到主输出230和扫描输出235的。在这种传统的锁存位中，主输出端口230和扫描输出端口235是在相同的节点240的。
这种传统地锁存位引起某些问题。主输出端口230和扫描输出端口235在相同的节点240。因此，扫描输出端口235将在处理器的功能模式期间动作(toggle)，以及数据将会通过扫描链的网络进行传播，直到扫描链到达主输入端口215被选择的锁存位为止。在功能模式期间，每个锁存位将被选择用于主输入端口215。如图1所示，锁存位通过图1中作为扫描链段150所说明的长导线和几个缓存器而被桥接。这些导线和缓存器在主信号分配期间的动作导致了不必要的功率消耗。因此，需要一种方法和/或设备来修改传统的扫描链，以便在处理器的功能模式期间消耗较少的能量。
发明内容
本发明提供一种方法、一种设备以及一种计算机程序，用于在处理器的功能模式期间节约能量。这是通过在功能模式期间禁止扫描链来实现的。逻辑选通被插入到扫描链中的每个锁存位，或者被插入到扫描链中的每个寄存器。扫描禁止信号和锁存位的扫描输出信号是逻辑选通的输入，以及时间延迟的扫描输出信号是输出。逻辑选通将在处理器的功能模式期间禁止扫描链，以及在扫描模式期间允许扫描链。传统的扫描链在功能模式期间不禁止扫描链，因此，数据变化通过扫描链进行传播。通过在功能模式期间禁止扫描链，数据将不会通过扫描链进行传播，以及能量被节约。
附图说明
为了更加全面的理解本发明及其优点，现在结合附图在下面进行描述，其中：
图1概略地描述了处理器中的扫描链的传统的实现；
图2概略地描述了处理器中的传统锁存位；
图3概略地描述了修改的锁存位，其中，每个锁存位的扫描输出端口通过扫描禁止信号而被选通；
图4概略地描述了修改的锁存位寄存器，其中，寄存器的扫描输出端口通过扫描禁止信号而被选通；以及
图5描述了说明这样的处理的流程图，通过所述处理，禁止电路可以禁止扫描链。
具体实施方式
在下面的讨论中，许多具体的细节被详述，以提供本发明的全面的理解。然而，本领域的技术人员应当知道，本发明可以在没有所述具体细节的情况下被实施。在其它的情况下，为了不使不必要的细节混淆本发明，已知的单元以示意图或者框图的形式而被说明。另外，对于大部分，关于网络通信、电磁信令(signaling)技术等的细节被省略，因为，这种细节不被认为是对于获得本发明的完全理解所必需的，以及被认为是在相关领域的普通技术人员的理解范围之内的。
本发明在扫描链的使用被完成之后禁止扫描链，以便阻止扫描输出端口的动作。禁止这些扫描链减少了在处理器的功能模式期间的扫描链的不必要的功率消耗。参考附图的图3，参考标号300描述了对扫描链中的每个锁存位的扫描输出端口的逻辑选通进行说明的扫描链设计。扫描输入端口301以及主输入端口302是锁存位340的输入。在扫描模式期间，扫描输入端口301被选择，以及在功能模式期间，主输入端口302被选择。锁存器1 304以及锁存器2 306对应于图2中的传统的锁存位200。锁存器2 306的输出是主输出端口308和扫描输出端口310。如前面所讨论的那样，节点344包括二者，即主输出端口308和扫描输出端口310。
在本设计中，扫描输出端口310提供输入给NAND(与非)门314。扫描禁止信号312提供NAND门314的另一个输入。NAND门314的输出被馈入到反相器316。NAND门314和反相器316组成禁止电路348。所述反相器316的输出提供扫描输出信号318。所述两个锁存304和306以及逻辑选通组成锁存位340。扫描输出信号318被连接到阵列中的下一锁存位342的扫描输入端口320上。所述同样的处理在锁存位342中继续进行，其中扫描输入端口320和主输入端口322是输入，锁存器1324和锁存器2326对应于图2的传统锁存位200，锁存器2326的输出是主输出端口328和扫描输出端口330，二者都被包括在节点346中，扫描输出端口330提供到禁止电路350的一个输入，扫描禁止信号332提供到禁止电路350的另一个输入，扫描输出信号330和扫描禁止信号332馈入NAND门334，NAND门334的输出馈入反相器336。锁存位342从反相器336的输出产生被连接到下一锁存位的扫描输入端口的扫描输出信号338。
参考附图中的图4，参考标号400描述了对寄存器中的锁存位阵列的扫描输出端口的逻辑选通进行说明的另外的扫描链设计。寄存器436包括锁存位的阵列。扫描输入信号402是锁存器1 406的扫描输入。如前面所述，锁存器1 406和锁存器2 408对应于图2中由参考标号200所描述的传统的锁存位。扫描输出端口412和主输出端口410是该锁存位的输出。扫描输出端口412被连接到锁存器1 416的扫描输入端口414。对于寄存器436中的整个锁存位的阵列重复这个处理。寄存器中的最后的锁存位的输出产生主输出端口424以及扫描输出端口426。因此，这两个端口存在于相同的节点440。扫描输出端口426是NAND门430的输入之一。NAND门430的另一个输入是扫描禁止信号428。NAND门430的输出被连接到反相器432的输入。反相器432的输出是包括锁存位阵列的寄存器436的扫描输出信号434。NAND门430和反相器432组成禁止电路438。
图3和图4是类似的设计。图3说明了对每个锁存位中的扫描输出信号进行逻辑选通。图4描述了对寄存器的扫描输出信号进行选通。两个图都被设计成禁止扫描链以及阻止锁存位之间的导线和缓存器的动作。通过插入所述选通逻辑，扫描链的连接性可以被控制。扫描禁止信号312、332和428、NAND门314、334和430、以及反相器316、336和432断开扫描链，并且阻止锁存位的扫描输出端口在功能模式期间进行动作。在图3和图4中，NAND门314、334和430以及反相器316、336和432被使用，但是，通过正确的实现，其它的门也可以被使用。例如，与反相器结合的NOR(或非)门可以实现相同的结果。图3和图4中所说明的设计可以通过将扫描禁止信号312、332和428(DC信号)设置为“0”或“1”而被使用。如果扫描禁止信号是“0”，则扫描链被禁止。通过将扫描禁止信号设置为“1“，扫描链能够继续进行。这种实现阻止了在处理器的功能模式期间的不理想的功率消耗。
另外，两种实现(图3和图4)可以被用于初始化锁存位阵列的内容。在图3中，将扫描禁止信号312和332设置为“0”会在一个时钟周期之后将锁存位340和342初始化为“0”。在图4中，将扫描禁止信号428设置为“0”会在多个时钟周期之后将寄存器436中的全部锁存位初始化为“0”。因此，图3中的设计允许锁存位比图4中的设计更加快速地被初始化。缺点是在每个锁存位中实现逻辑选通会在芯片上占用较大的面积。
参考附图中的图5，参考标号500通常表示对这样的处理进行说明的流程图，通过所述处理，扫描禁止信号可以禁止扫描段。所述处理在步骤501开始，产生由参考标号312、332(图3)及428(图4)所表示的扫描禁止信号。在步骤502，所述扫描禁止信号和禁止电路348、350(图3)及438(图4)确定扫描链是被允许的还是被禁止的。参考图3和图4的逻辑电路实现，如果扫描禁止信号312、332及428是逻辑“0”，则扫描链是被禁止的。因此，如果扫描禁止信号312、332及428是逻辑“1”，则扫描链能够继续进行。在主模式504中，扫描禁止信号是“0”，以及扫描链段150在步骤506被禁止。在扫描模式508中，扫描禁止信号是“1”，以及扫描链段150在步骤510被允许。当扫描链被允许时，接着在步骤512，逻辑电路产生由参考标号318、338及434所表示的扫描输出信号。该扫描输出信号提供用于扫描链中的下一锁存位或下一寄存器的扫描输入信号。
应当理解，本发明可以采用许多形式和实施例。因此，可以产生本设计的几种变化而不脱离本发明的范围。这里所概述的功能考虑了各种设计模型的可能性。所述公开不应被理解为更偏好任何特定的设计模型，而是指可以基于其来建立这些设计模型的基本概念。
因而，通过参考本发明的优选实施例中的一些来描述了本发明，应当注意，所公开的实施例实际上是说明性的而非限制性的，以及广泛的变化、修改、改变以及替换在前面的公开中被设想，以及在一些情况下，本发明的某些特征可以被采用，而不相应地使用其它特征。许多这种变化和修改可以被认为是可由本领域的技术人员基于对优选实施例的前面描述的参考而得到的。因此，所附权利要求应以符合本发明的范围的方式而被广义地理解。