使用初始化序列的时钟恢复PLL 相关申请的交叉参考
本申请要求序列号为60/371,847的于2002年4月11日提交的美国临时专利申请的权益，该申请与本申请具有共同的发明人、标题和所有者，以及该临时申请在此引入作为参考。
【技术领域】
本发明涉及可靠发送和接收不归零串行数据串的电路，其中使用了诸如锁相环(PLL)电路来产生时钟脉冲，用来采样接收到的NRZ串行数据。
背景技术
串行发送数据字，也就是作为单个信道或导线上的位流，接收机必须能区分字的开头和用于每个个别位的定时。成帧位(framing bit)已经被设计成指示数据字的开头和结尾(异步传输)，或者不用成帧位来使发送机和接收机同步(同步的)到数据字的开头和结尾的方法是本领域已知的。如本领域众所周知的，当作为NRZ发送位流时，及时确定个别位所处位置的问题更加困难。在NRZ位流中，如果正在发送的数据字具有全1或全0，物理信号是没有指示哪里存在位边界的恒定电平。在这种情况下，接收机系统需要确定个别位在哪里，这样串行流才能被成功接收。
在现代系统中，这种通过位流发送和接收数字数据字(或字节)通常需要把并行数据字转换成串行形式，发送和接收串行形式，并把串行数据位转换回并行数据字。有很多技术都能用于实现这种任务。
在John M.Dugan的美国专利第4,371,975(‘975)号中举例说明了一种这样的技术。该专利描述了一种过抽样技术，该技术运行一个比最快接收地数据速率更快的时钟。推测起来，最快的数据速率将出现发送0和1交替的数据字。在过抽样中，查找个别位的时间位置的分辨率(resolution)是较快时钟速率的一个函数，这样越快则查找正确位位置的能力就越好，但是较快的时钟将耗费更多的功率，主要是由于驱动更多的电流通过所包含的电容。以及，随着串行数据速率的增加，以及进而时钟速率的增加，这些问题也加剧。
接收机的线性度也受较快的时钟速率的影响，随着较快的时钟速率出现较好的线性度，但又是以更高的功率消耗为代价的。
在Larsson的美国专利第6,072,344(′344)号中找到另一种技术。该专利描述了把输入数据的相位与压控振荡器(VCO)进行比较。所述系统把VCO锁定在所述数据速率，来为接收数据提供一个时钟。该技术需要一个更快的时钟，但是通常没有所描述用于过抽样系统的时钟那样快，但这种技术锁定缓慢，需要数十微秒或更多。
本发明的一个目的是提供一种系统以产生定时信号，该定时信号从串行数据流精确地确定接收位时间位置，而不需要非常快的时钟，同时仍能提供一个合理锁定时间。
【发明内容】
本发明提供了一种产生定时信号的系统，该定时信号可用于恢复来自串行位流的数据和成帧位，同时提供具有基本上低于所述位速率的频率的时钟。所述有创造性的系统提供了一种SYNC方波信号，该方波信号的周期大约等于所发送数据和成帧位的字长。优选地，一种相位检测器、一种电荷泵和信号调节滤波器提供控制信号(一个向上和/或向下或误差信号)给压控振荡器(VCO)。来自VCO的输出被反馈回相位检测器输入端，用于与SYNC信号比较，于是该系统相位锁定这两个信号。锁定信号被发送给串行数据发送系统，于是数据发送机系统然后可发送成帧的串行随机数据信号。在一个优选实施例中，发送的串行数据字总是以上升沿开始，并以0结束。
VCO提供与在发送的字中的随机数据和成帧位一样多的相位偏移输出。相位偏移VCO输出定义在发送的串行字中的位位置。
优选的是产生一个复位信号，通过保持控制信号使反馈相位锁定环无效，从而就不能改变VCO相位输出信号。当随机数据信号正被接收时该无效产生，这样防止锁相环锁定数据信号。该复位信号仅在停止位/起始沿出现时的时间期间使能相位锁定。
在本发明的一个优选实施例中，没有产生周期比正被发送的成帧数据字更短的时钟。因此最快的时钟典型地至少比随机数据位速率低一个数量级的频率。
【附图说明】
本发明的以下描述参照所附附图，其中：
图1是一种通信系统的系统框图；
图2是一种系统流程图；
图3是正被发送的串行信号的信号时间图；
图4是解串行化器接收机中的PLL电路的电路示意图；
图5是示出了一个优选实施例中主要控制信号关系的信号时间图；和
图6是在图4电路中发现的信号的更详细的信号时间图。
【具体实施方式】
图1示出了串行化器2的总体框图，该串行化器2输入并行数据字4，并且串行输出6数据字到解串行化器8，该解串行化器8重构并行的数据字10。在优选实施例中，输入数据字是十位宽度，但是串行化的数据流增加起始和停止位。串行流包括一个1作为起始位，十个数据位，并以0停止位结束。所以对于每个十位数据字来说要发送十二位。在该优选实施例中，有一个0到1(起始)转换(transition)总是在正被发送的字的开头，并且停止位是0。LOCK信号16被提供回到串行化器/发送机，该LOCK信号16指示何时解串行化器被锁定并准备好接收随机数据位。
如上所述，接收机串行化器必须解码或知道何时发送字。这通过接收机对起始位的0到1转换以及来自十位数据字的没有数据转换进行检测来实现。接收机也生成一个时钟信号，该时钟信号被同步并被锁定到一个参考信号SYNC上，并将为每个个别数据位的时间位置提供时钟转换，这样这些数据位就能被正确地接收。
图2示出了所述系统接收数据的流程图。如果所述系统没有被锁定12，则串行化器发送SYNC信号14给解串行化器接收机。该接收机锁定到SYNC信号，并把该LOCK状态传送给发送机(图1的16)。现在系统被锁定，并等待0到1的起始位18。当起始到达时，数据字的后续位被解串行化20并被存储起来。接收机继续解串行化数据字位直到结束位到达22。在该实施例中，接收机被编程以知道十个数据位要被接收。然而，在其它系统中，报头(preamble)和其它这种信息可以在所述系统之间传递，这样接收机和发送机就可以传送各种数据位宽度。当停止位出现时，系统恢复寻找起始位18。然而，如果系统变得失锁12，则SYNC信号就被重新发出，以在发送机和接收机之间重新建立同步。如果一段时间期间内没有数据字被发送，系统就可能变得失锁或者失去同步。
图3示出了一个同步化模式。这里SYNC模式由六个1后面跟着六个0的32组成。如果接收机被锁定，数据输入起始位34就被接收，并且解串行化器接收机将在十个数据位36中计时，并检测0停止位38。需要注意的是如果最后的数据位是1，那么在停止位将有转换1到0，但如果最后数据位是0，那么就没有转换，在停止位时间期间(也就是第十二位的时间位置)，简单地保持零电平。在一个优选实施例中，SYNC形成频率为从大约四十到大约六十六兆赫、或大约比数据位速率小一个数量级的对称方波。但其它频率也可以使用。
图4是三态相位检测器的示意图，该三态相位检测器被设计和构造成忽略随机数据转换沿(随机是因为数据内容可以是任意可能的二进制组合)。这些数据位边沿导致现有技术电路中的问题。VCO提供一组具有M个相位的输出信号。也就是说M个输出的每一个相互之间相位偏移。在该优选实施例中，M等于一个字中数据和成帧位的数量。所以对于上述实例M是12位，并且VCO提供12个相位偏移输出。一个输出是在零相位，并且剩下十一个输出的每一个延迟30度。这十二个相位输出的每一个都用于对十二个数据位之一计时并成帧到解串行化器中。控制电路被设计成从VCO接收特定相位偏移输出和从相位检测器接收LOCK信号，以在逻辑上形成RESET信号，该信号防止相位检测器和VCO响应数据位边沿。
仍参照图4，当LOCK为真时，接收机被锁定到SYNC信号。在这种情况下，VCO IN的上升沿和DATA IN信号相互之间相位锁定。PD、电荷泵、滤波器和VCO的组合形成了锁相环。选择相位1和相位M/2-1信号，以产生RESET信号，当该RESET信号为真时，防止VCO输出改变和防止锁定到数据信号上。
在说明性实例中，使用十个数据位、一个起始位和一个停止位，这样M是12。在这种情况下，M/2-1就是12/2-1，或者VCO相位5和VCO相位1被输入到控制电路中，在该控制电路中这些信号被进行“或”操作以输出RESET信号。如上所述，逻辑真的RESET信号防止VCO改变，从而防止错误地锁定到数据位信号上。然而，控制电路的相位输入迫使RESET短时间(被称为窗口)内为假，并且允许锁相环把位流起始沿锁定到VCO的相位零输出。相位检测器、电荷泵、滤波器和VCO是本领域众所周知的电路模块。当LOCK信号为假时，RESET信号就保持为假并不被使用。在这种情况下，发送机读取假LOCK信号并发出SYNC信号，直到SYNC和相位零信号被锁定为止。参见图3，在这个例子中，SYNC信号是一个对称方波，具有等于十二位时间的周期。仅当LOCK信号为真时，发送机才发送数据。
仍旧参照图4，当被锁定时，其它VCO输出相位就提供信号，根据这些信号，个别数据位可以被计时到寄存器中(没有示出)。被发送的所述M位与来自VCO的相位输出数量匹配。
图5是表示图4的电路中出现的信号对于十二个数据和成帧位字的关系的通用信号图。这里当相位1或相位5（M/2-1)为真(高电平)时，RESET脉冲56就为真(高电平)。在这期间，VCO相位偏移输出不会改变。在该特定实施例中，相位1是三十(30)度延迟，而相位5是一百五十(150)度延迟。应注意只有当DATA IN在停止位61期间和在第一或起始位63期间为低时，RESET为低58。仅在该时间期间使PLL(PD到VCO的反馈环路)锁定。锁定仅对停止/起始位有效。当没有LOCK时，发送机读取没有LOCK并通过发送SYNC信号给相位检测器来响应。然后系统将锁定在SYNC信号上，并准备好接收数据字。仅允许帧停止位和起始沿到达VCO，而不是数据沿。
图6使用附加VCO输出和针对12位的说明性实例的全部数量位来更详细地示出图5的轨迹迹线。窗口58示出了仅当VCO(1)和VCO(5)都为低电平时，RESET降为低电平(假)。这时PLL被使能锁定到位流的边沿。在停止位/起始沿之前一个相位或位时间65直到起始沿之后一个位时间63为止，打开所述窗口。仅在该窗口期间，允许来自相位比较器的UP/DOWN信号通过电荷泵和滤波器影响VCO，如上所述，仅在该段时间期间才使PLL将VCO相位零上升沿锁定到DATA IN上升沿。
实现本发明的特定电子电路及其各种改变都是本领域众所周知的，其中包括相位比较器、电荷泵、滤波器、具有多个相位偏移输出的VCO和逻辑控制电路。从许多厂商和现有美国专利的电子文本、数据目录中都可以找到实例。
当然，其它实施例，包括当没有数据正在被发送时，使发送机随机发送SYNC脉冲来维持锁定，这些实施例都能使用以有利于本发明。