具有选择晶体管的电可擦可编程只读存储器及其制造方法.pdf

一种EEPROM器件，包括：用于限定多个有源区的器件隔离层，延伸横跨有源区的一对控制栅极图形，以及延伸横跨有源区并插入在控制栅极图形之间的一对选择栅极图形。在控制栅极图形延伸横跨有源区的交叉区域处形成浮置栅极图形。在选择栅极图形延伸横跨有源区的交叉区域处形成下栅极图形。栅极间电介质图形设置在控制栅极图形和浮置栅极图形之间，伪电介质图形设置在选择栅极图形和下栅极图形之间。伪电介质图形基本平行于选择栅极图形，并且和选择栅极图形的一条侧壁对准以叠盖选择栅极图形的预定宽度。

1、  一种非易失性存储器件，包括：
在半导体衬底中用于限定多个有源区的器件隔离层；
延伸横跨有源区的一对控制栅极图形；
在成对的控制栅极图形之间延伸横跨有源区的一对选择栅极图形；
在控制栅极图形延伸横跨有源区的交叉区域处形成的浮置栅极图形；以及
在选择栅极图形延伸横跨有源区的交叉区域处形成的下栅极图形；
分别设置在对应的控制栅极图形之一和对应的浮置栅极图形之一之间的栅极间电介质图形；以及
分别设置在对应的选择栅极图形之一和对应的下栅极图形之一之间的伪电介质图形，伪电介质图形的每条侧壁和选择栅极图形的一条侧壁对准并叠盖选择栅极图形的预定宽度，伪电介质图形的每条所述侧壁面对对应的一对控制栅极图形之一。

2、  如权利要求1所述的器件，其中，选择栅极图形和选择栅极图形下面的下栅极图形电连接。

3、  如权利要求1所述的器件，还包括分别插入在栅极间电介质图形与控制栅极图形之间和伪电介质图形与选择栅极图形之间的掩模导电图形。

4、  一种EEPROM器件，包括：
用于限定多个有源区的器件隔离层；
延伸横跨有源区的一对选择栅极图形；
在选择栅极图形之间并且平行选择栅极图形的、延伸横跨有源区的多个控制栅极图形；
在控制栅极图形延伸横跨有源区的交叉区域处形成的浮置栅极图形；
在选择栅极图形延伸横跨有源区的交叉区域处形成的下栅极图形；
设置在控制栅极图形和浮置栅极图形之间的栅极间电介质图形；以及
设置在选择栅极图形和下栅极图形之间的伪电介质图形，其中伪电介质图形基本平行于选择栅极图形并且和选择栅极图形的一条侧壁对准以叠盖选择栅极图形的预定宽度。

5、  如权利要求4所述的器件，其中，面对选择栅极图形的伪电介质图形和选择栅极图形的一条侧壁对准。

6、  如权利要求4所述的器件，其中，选择栅极图形和选择栅极图形的下栅极图形电连接。

7、  如权利要求4中的器件，还包括分别插入在栅极间电介质图形与控制栅极图形之间和伪电介质图形与选择栅极图形之间的掩模导电图形。

8、  如权利要求4中的器件，还包括在衬底上限定的多个组单元块，
其中：组单元块包括一对选择栅极图形和其之间的多个控制栅极图形；
组单元块的选择栅极图形面对相邻的组单元块的另一选择栅极图形；以及
面对另一选择栅极图形的一部分选择栅极图形连接到其下面的下栅极图形上。

9、  一种制造EEPROM的方法，包括：
在半导体衬底中形成器件隔离层以限定多个有源区；
在每个有源区上形成下导电图形，其中下导电图形延伸到基本平行于有源区的一部分器件隔离层上；
在下导电图形上形成电介质图形以包括延伸横跨有源区的开口；
在电介质图形上形成上导电层；
连续构图上导电层和电介质图形以形成延伸横跨有源区的控制栅极图形和叠盖开口的一条侧壁的选择栅极图形、和控制栅极图形对准的栅极间电介质图形和伪电介质图形，其中伪电介质图形和选择栅极图形的一条侧壁对准以叠盖选择栅极图形的预定宽度；以及
构图下导电图形以形成和选择栅极图形对准的下栅极图形以及和控制栅极图形对准的浮置栅极图形。

10、  如权利要求9所述的方法，其中，形成电介质图形包括：
在具有下导电图形的半导体衬底的全部表面上依序形成电介质层和掩模导电层；以及
连续构图掩模导电层和电介质层以形成延伸横跨有源区的开口。

11、  如权利要求9所述的方法，其中，形成至少一对控制栅极图形以延伸横跨有源区，以及在每对控制栅极图形之间形成一对选择栅极图形以延伸横跨有源区，以及
开口在一个方向上叠盖成对的选择栅极图形之一的预定宽度并且在相反方向上叠盖另一选择栅极图形的预定宽度。

12、  如权利要求9所述的方法，其中，形成至少一对选择栅极图形以延伸横跨有源区，在成对的选择栅极图形之间形成多个平行控制栅极图形以延伸横跨有源区，
开口朝控制栅极图形延伸并且叠盖选择栅极的预定宽度。

13、  如权利要求12所述的方法，其中在成对的选择栅极图形之间的控制栅极图形包括组单元块，组单元块中的选择栅极图形面对相邻组单元块中的另一选择栅极图形，
开口在一个方向上叠盖彼此面对的选择栅极图形之一的预定宽度并且在相反方向上叠盖另一选择栅极图形的预定宽度。

具有选择晶体管的电可擦可编程只读存储器及其制造方法
技术领域
本发明涉及半导体存储器件，更具体地，涉及一种包括选择晶体管的EEPROM(电可擦可编程只读存储器)及其制造方法。
背景技术
电可擦可编程只读存储器(EEPROM)是用于电存储和擦除数据的存储器件并且有代表性地包括闪存器件和FLOTOX(浮栅薄氧化层存储单元)存储器件。FLOTOX存储器件包括由两种晶体管构成的存储单元(即，存储晶体管和选择晶体管)。相反，闪存器件包括由一种晶体管构成的存储单元。按照存储单元的排列，闪存器件的单元阵列分为NAND(与非)型和NOR(或非)型。在NAND型单元阵列中单元串平行设置并且由彼此串联连接的大量存储单元构成。NAND型单元阵列的单元串包括在其两边缘处类似于FLOTOX存储器件的选择晶体管。然而，NAND型闪存器件的选择晶体管选择单元串，而FLOTOX存储器件的选择晶体管选择存储单元。
在EEPROM单元的晶体管中，以堆叠形成方法使绝缘层插入在下导电层和上导电层之间。存储单元的上导电层和下导电层应彼此之间电绝缘以便存储数据。然而，选择晶体管的下导电层应电连接到上导电层上。因此，提出了在选择晶体管中用于连接下导电层到上导电层的各种结构。在美国专利No.4,780,431和美国专利No.6,221,717中公开了包括选择晶体管的EEPROM存储器件。
图1是示例常规NAND型闪存器件的一部分单元阵列的顶视平面图。
参考图1，器件绝缘层2设置在要设置多个有源区4的半导体衬底中。设置串选择线SSL、地选择线GSL和多个字线WL以延伸横跨有源区4。存储单元组由串选择线SSL、地选择线GSL和其之间的多个字线WL构成。NAND型单元阵列包括按对称重复排列的多个存储单元组。共用源线CSL设置在相邻的地选择线GSL之间用于电连接有源区4，并且位线插塞(bitline plug)44位于相邻的串选择线SSL之间的每个有源区4上。
字线WL包括延伸横跨有源区4和浮置栅极34的控制栅极图形49，浮置栅极34形成在每个有源区4上。地选择线GSL和串选择线SSL包括依序堆叠形成的下栅极图形24和选择栅极图形30。与之相反，选择栅极图形30应电连接至下栅极图形24上。常规地，选择栅极图形30通过对接接触或通过除去形成在选择栅极图形30和下栅极图形24之间的一部分栅极间电介质层连接到下栅极图形24。
图2和图3是示例用于形成常规EEPROM的方法沿图1的线I-I′截取的截面图。
参考图2，在半导体衬底10上形成栅极绝缘层和第一导电层。然后，构图第一导电层以形成第一导电图形14。栅极间电介质层16和掩模导电层18先后形成在含有第一导电图形14的半导体衬底上。连续对掩模导电层18和栅极间电介质层16构图以形成暴露第一导电图形14的开口20。如图中没有示例地，开口20延伸横跨有源区2。开口20可以形成在形成选择线的区域S的中心。
参考图3，第二导电层形成在具有开口20的掩模导电层18上。连续对第二导电层、掩模导电层18、栅极间电介质层16a和第一导电图形14构图以形成字线WL和选择线SL。字线WL包括依序堆叠形成的浮置栅极34、栅极间电介质图形36、掩模导电图形38和控制栅极图形40。选择线SL包括下栅极图形24、伪(dummy)电介质图形26、掩模导电图形28和选择栅极图形30。浮置栅极图形34和控制栅极图形40彼此之间电绝缘，而下栅极图形24和选择栅极图形30通过开口20电连接。开口20可以形成具有选择线SL的一定宽度，例如具有选择线SL的一半线宽度L。在这种情况下，开口20和选择线SL的未对准偏差为L/4。
图4和图5是示例现有技术中的问题的截面图。
参考图4，如果开口20或选择线SL未对准，那么开口20的一部分46与选择线区S错位。
参考图5，形成第二导电层，并使用栅极间电介质层16作为蚀刻停止层对第二导电层和掩模导电层构图以形成控制栅极图形40、选择栅极图形30和掩模导电图形28和38。在这种情况下，从开口区46中除去与选择线区S错位的第一导电图形14以暴露栅极绝缘层12。
参考图6，对栅极间电介质层16和第一导电图形14构图以形成浮置栅极34、下栅极图形24和栅极间电介质图形36和伪电介质图形26。在这种情况下，通过蚀刻可以损坏开口区20中的半导体衬底。例如，邻近选择线SL能形成凹痕48。
发明内容
本发明的实施例提供具有高集成密度的EEPROM及其制造方法，所述高集成密度是通过插入在导电层之间的电介质层的开口电连接选择线的上导电层和下导电层而得到的。
本发明的其它实施例提供具有针对开口和选择线之间的未对准的高公差的EEPROM及其制造方法。
在本发明的一些实施例中，EEPROM器件包括形成在下栅极图形和选择栅极图形之间并且自对准选择栅极图形的一条侧壁以叠盖选择栅极图形的预定宽度的伪电介质图形。
在这些实施例中，EEPROM器件包括用于限定多个有源区的器件隔离层，延伸横跨有源区的一对控制栅极图形，以及在控制栅极图形之间并且平行控制栅极图形的延伸横跨有源区的一对选择栅极图形。在控制栅极图形延伸横跨有源区的交叉区域处形成浮置栅极图形。在选择栅极图形延伸横跨有源区的交叉区域处形成下栅极图形。栅极间电介质图形设置在控制栅极图形和浮置栅极图形之间，以及伪电介质图形设置在选择栅极图形和下栅极图形之间。伪电介质图形平行于选择栅极图形并且和选择栅极图形的一条侧壁对准以叠盖选择栅极图形的预定宽度。因此，选择栅极图形电连接到选择栅极图形下面的下栅极图形上。
掩模导电图形还可以分别插入在栅极间电介质图形与控制栅极图形之间以及伪电介质图形与选择栅极图形之间。
本发明可以适用于具有NAND型单元阵列的快闪EEPROM器件。
快闪EEPROM器件包括用于限定多个有源区的器件隔离层，延伸横跨有源区的一对选择栅极图形，以及在选择栅极图形之间并且平行选择栅极图形地、设置延伸横跨有源区的多个平行控制栅极图形。在控制栅极图形延伸横跨有源区的交叉区域处形成浮置栅极图形，以及在选择栅极图形延伸横跨有源区的交叉区域处形成下栅极图形。栅极间电介质图形设置在控制栅极图形和浮置栅极图形之间，以及伪电介质图形设置在选择栅极图形和下栅极图形之间。伪电介质图形平行于选择栅极图形并且和选择栅极图形的一条侧壁对准以叠盖选择栅极图形的预定宽度。
快闪EEPROM的单元阵列包括多个组单元块。每个组单元块包括一对选择栅极图形和其之间的多个控制栅极图形。组单元块的选择栅极图形面对相邻的组单元块的第二选择栅极图形。面对第二选择栅极图形的一部分选择栅极图形连接到其下面的下栅极图形上。
在本发明的一些实施例中，提出一种制造含有伪电介质图形的EEPROM器件的方法，所述伪电介质图形形成在下栅极图形和选择栅极图形之间并且和选择栅极图形的一条侧壁对准以叠盖选择栅极图形的预定宽度。
该方法包括：在半导体衬底中形成器件隔离层以限定多个有源区以及在每个有源区上形成下导电图形，其中下导电图形延伸到平行于有源区的一部分器件隔离层上。在下导电图形上形成电介质图形以包括延伸横跨有源区的开口，并且在电介质图形上形成上导电层。依序构图上导电层和电介质图形以形成延伸横跨有源区和叠盖开口的一条侧壁的选择栅极图形的控制栅极图形、和控制栅极图形对准的栅极间电介质图形、以及和选择栅极图形的一条侧壁对准以叠盖选择栅极图形的预定宽度的伪电介质图形。然后，构图下导电图形以形成对准选择栅极图形的下栅极图形和对准控制栅极图形的浮置栅极图形。
在含有下导电图形的半导体衬底的全部表面上依序形成电介质层和掩模导电层，并顺序构图以形成延伸横跨有源区的开口。
在本发明的一些实施例中，可以形成至少一对控制栅极图形以延伸横跨有源区，以及在每对控制栅极图形之间可以形成一对选择栅极图形以延伸横跨有源区。开口在一个方向上叠盖两个选择栅极图形之一的预定宽度而在相反方向上叠盖另一选择栅极图形的预定宽度。
在本发明的其它实施例中，可以形成一对选择栅极图形以延伸横跨有源区，以及在成对的选择栅极图形之间形成多个平行控制栅极图形以延伸横跨有源区。开口朝控制栅极图形延伸并且叠盖选择栅极的预定宽度。器件由含有一对选择栅极图形和成对的选择栅极图形之间的控制栅极图形的多个组单元块构成。在每个组单元块中可以形成选择栅极图形以面对相邻组单元块中的另一选择栅极图形。开口在一个方向上叠盖彼此面对的选择栅极图形之一的预定宽度并且在相反方向上叠盖另一选择栅极图形的预定宽度。
附图说明
图1是示例常规NAND型快闪EEPROM的顶视平面图。
图2和图3是示例按照现有技术制造EEPROM的方法沿图1的线I-I′截取的截面图。
图4至图6是示例按照现有技术的EEPROM中的问题的截面图。
图7A是示例根据本发明第一实施例的EEPROM的顶视平面图。
图7B是示例根据本发明第一实施例的EEPROM器件沿图7A的线II-II′截取的截面图。
图8A至图10A是示例根据本发明第一实施例的制造EEPROM器件的方法的顶视平面图。
图8B至图10B是示例根据本发明第一实施例制造EEPROM器件的方法分别沿图8A至图10A的线II-II′截取的截面图。
图11A是示例根据本发明第二实施例的EEPROM的顶视平面图。
图11B是示例根据本发明第二实施例的EEPROM器件沿图11A的线III-III′截取的截面图。
图12A至图14A是示例根据本发明第二实施例的制造EEPROM器件的方法的顶视平面图。
图12B至图14B是示例根据本发明第二实施例制造EEPROM器件的方法分别沿图12A至图14A的线III-III′截取的截面图。
具体实施方式
现在参考附图下文中将更加充分地介绍本发明，附图示出本发明的优选实施例。然而，本发明可以具体表达为不同的形式并将不认为局限于此处所展示的实施例。相反地，提供这些实施例以使本公开详尽而完整，并将充分对本领域的技术人员表达本发明的范围。在附图中，为清楚明了放大了层和区域的厚度。还应当明白当称一层在另一层或衬底“上”时，可以是直接在其它层或衬底上或还可以表现为插入元件。相同的数字指示相同的元件。图7A是示例根据本发明第一实施例的EEPROM器件的顶视平面图。
图7B是示例根据本发明第一实施例的EEPROM器件沿图7A的线II-II′截取的截面图。
参考图7A和7B，根据本发明第一实施例的EEPROM器件包括形成在半导体衬底50中以限定多个有源区52的器件隔离层56。一对控制栅极图形68b延伸横跨有源区52。一对选择栅极图形68a位于控制栅极图形68b之间。浮置栅极图形60b设置在控制栅极图形68b延伸横跨有源区52的交叉区域。浮置栅极图形60b均插进有源区52和控制栅极图形68b之间。栅极间电介质图形62b插入在浮置栅极图形60b和控制栅极图形68b之间。栅极间电介质图形62b延伸横跨和控制栅极图形68b对准的有源区52。下栅极图形60a设置在选择栅极图形68a延伸横跨有源区52的交叉区域。下栅极图形60a均插在有源区52和选择栅极图形68a之间。伪(dummy)电介质图形62a设置在下栅极图形60a和选择栅极图形68a之间。伪电介质图形62a具有比选择栅极图形68a的宽度窄的宽度。伪电介质图形62a还具有和选择栅极图形68a一条侧壁对准的侧壁。伪电介质图形62a超出平行于选择栅极图形68a的有源区52并且在和选择栅极图形68a对准的同时叠盖一部分选择栅极图形68a。因此，每个选择栅极图形68a电连接到其下面的下栅极图形60a上。伪电介质图形62a和面对控制栅极图形68b的选择栅极图形68a的侧壁对准。掩模导电图形64b设置在栅极间电介质图形62b和控制栅极图形68b之间，并且和栅极间电介质图形62b对准。掩模导电图形64a还设置在伪电介质图形62a和选择栅极图形68a之间，并且掩模导电图形64a和伪电介质图形62a对准。第一栅极绝缘层58b设置在浮置栅极图形60b和有源区52之间，并且第二栅极绝缘层58a设置在下栅极图形60a和有源区52之间。第一栅极绝缘层58b包括电荷能够隧穿(tunneling)的薄区域。
如在图中所示例的，成对的控制栅极图形68b和成对的选择栅极图形68a构成反复设置在半导体衬底50上的一组单元块。在垂直交叉有源区52的组单元块之间可以进一步形成多个第二有源区54。第二有源区54可以成为共用源区。此外，在器件隔离层56上设置彼此间远离的连接到相同的选择栅极图形的下栅极图形。
图8A至图10A是示例根据本发明第一实施例的制造EEPROM器件的方法的顶视平面图。
图8B至图10B是示例根据本发明第一实施例制造EEPROM器件的方法分别沿图8A至图10A的线II-II′截取的截面图。
参考图8A和8B，形成器件隔离层56以限定多个有源区52。在该例中，可以额外形成多个第二有源区54，第二有源区54垂直地交叉有源区52并且在随后的处理中成为共用源区。在半导体衬底50上形成栅极绝缘层和下导电层。构图下导电层以形成多个下导电图形60。下导电图形设置在相应的有源区52上。下导电图形60叠盖邻近有源区52的一部分器件隔离层56。
尽管图中未示出，但可以将栅极绝缘层形成为包括在要形成的浮置栅极下面能够电荷隧穿的薄区域。
参考图9A和9B，电介质图形62形成在下导电图形60上并且具有延伸横跨有源区52的开口66。通过在衬底上堆叠电介质层和掩模导电层并且通过连续构图掩模导电层和电介质层来形成电介质图形62。因此，在电介质图形62上可以形成掩模导电层64。
形成开口66以在一个方向上叠盖相邻的选择栅极图形68a的预定宽度，并且以在相反方向上叠盖另一相邻的选择栅极图形68a的预定宽度。(参看图7)
参考图10A和10B，在最终结构上形成上导电层68。上导电层68可以由与掩模导电层64相同的材料形成。此外，上导电层68可以形成具有包括高导电率层的多层结构，例如金属层或金属硅化物层。
连续构图上导电层68、掩模导电层64和电介质图形62(未示出)以形成延伸横跨有源区52的控制栅极图形68b和选择栅极图形68a(参看图7)。该构图处理还形成掩模导电图形64b以及和控制栅极图形68b对准的栅极间电介质图形62b。此外，形成掩模导电图形64a和伪电介质图形62a。优选地，伪电介质图形的侧壁之一和选择栅极图形68a对准锁。
因为形成开口66以叠盖一部分选择栅极图形68a，所以电介质图形62不形成在部分选择栅极图形68a下面。因此，伪电介质图形62a具有和选择栅极图形68a的一条侧壁对准的侧壁并且叠盖选择栅极图形68a的预定宽度。因此，仅仅面对控制栅极图形68b的伪电介质图形62a的侧壁和选择栅极图形68a的侧壁之一对准。结果是，面对另一个相邻选择栅极图形的选择栅极图形68a的另一侧壁直接和下导电图形60的侧壁对准(接触)。因此，暴露出面对控制栅极图形68b的伪电介质图形62a的侧壁，而不暴露出伪电介质图形62a的另一侧壁。构图下导电图形60，如图7A和7B所示例的，以在控制栅极图形68b延伸横跨有源区52的交叉区域处形成和控制栅极图形68b对准的浮置栅极图形60b，并且在选择栅极图形68a延伸横跨有源区52的区域处下栅极图形60a和选择栅极图形68a对准。
本发明可以应用于具有NAND型单元阵列结构的快闪EEPROM器件中。
图11A是示例根据本发明第二实施例的EEPROM的顶视平面图。
图11B是示例根据本发明第二实施例的EEPROM器件沿图11A的线III-III′截取的截面图。
参考图11A和11B，根据本发明第二实施例的EEPROM器件包括形成在半导体衬底50中以限定多个有源区52的器件隔离层56。一对选择栅极图形68a延伸横跨有源区52，并且在选择栅极图形68a之间平行设置的多个控制栅极图形68b延伸横跨有源区52。浮置栅极图形60b设置在控制栅极图形68b延伸横跨有源区52的交叉区域处。浮置栅极图形60b设置在有源区52和控制栅极图形68b之间。栅极间电介质图形62b设置在浮置栅极图形60b和控制栅极图形68b之间。栅极间电介质图形62b和控制栅极图形68b对准。下栅极图形60a设置在选择栅极图形68a延伸横跨有源区52的交叉区域处。下栅极图形60a设置在有源区52和选择栅极图形68a之间。伪电介质图形设置在下栅极图形60a和选择栅极图形68a之间。伪电介质图形62a在宽度上比选择栅极图形68a窄并且具有和选择栅极图形68a一条侧壁对准的侧壁。伪电介质图形62a延伸横跨有源区52并且叠盖一部分选择栅极图形68a。伪电介质图形62a和选择栅极图形68a对准且平行。因此，每个选择栅极图形68a电连接到其下面的下栅极图形60a上。形成伪电介质图形62a以和面对控制栅极图形68b的选择栅极图形68a的侧壁对准。掩模导电图形64b设置在栅极间电介质图形62b和控制栅极图形68b之间，并且和栅极间电介质图形62b对准。掩模导电图形64a还设置在伪电介质图形62a和选择栅极图形68a之间，并且和伪电介质图形62a对准。第一栅极绝缘层58b设置在浮置栅极图形60b和有源区52之间，以及第二栅极绝缘层58a设置在下栅极图形60a和有源区52之间。第一栅极绝缘层58b是电荷能够隧穿的薄绝缘层。
如在图中所示例的，成对的选择栅极图形68a和其之间的多个控制栅极图形68b构成反复设置在半导体衬底上的一组单元块。在每个单元块中可以进一步形成多个第二有源区54以邻近并平行选择栅极图形68a之一。通过用杂质掺杂进入第二有源区54可以形成共用源区。相反，可以形成具有与共用源区一致的导电图形的共用源区并且电连接到每个有源区52上，而不用有源区平行于栅极图形。在NAND型单元阵列中，在相邻的单元块中设置选择栅极图形68a以面对选择栅极图形68a。在器件隔离层上设置彼此间远离的、连接到相同的选择栅极图形的下栅极图形。
图12A至图14A是示例根据本发明第二实施例的制造EEPROM器件的方法的顶视平面图。
图12B至图14B是示例根据本发明第二实施例制造EEPROM器件的方法分别沿图12A至图14A的线III-III′截取的截面图。
参考图12A和12B，在多个有源区52上形成器件隔离层56。在该例中，可以进一步形成多个第二有源区54以交叉有源区52。第二有源区54将成为在随后的处理中形成共用源区的区域。在半导体衬底50的全部表面上形成栅极绝缘层和下导电层，并且构图下导电层以形成多个下导电图形60。下导电图形60均对应于有源区52。下导电图形60设置在对应的有源区上。下导电图形60叠盖邻近对应的有源区52的一部分器件隔离层。
在形成的同时，可以形成下导电图形60以延伸横跨有源区52并且在要形成选择栅极图形的区域中连接。在该例中，因为由于邻近效应可以使下导电图形60的连接部分变形，所以在器件隔离层56上可以彼此远离地形成下导电图形60。
参考图13A和13B，在包括下导电图形60的衬底的全部表面上形成电介质图形62以具有延伸横跨有源区52的开口66。可以通过在衬底的全部表面上堆叠电介质层和掩模导电层并连续构图掩模导电层和电介质层来形成电介质图形62。因此，在电介质图形62上可以形成掩模导电层64。
形成开口66以在一方向上叠盖一相邻的选择栅极图形68a的预定宽度，并且以在相反方向上叠盖另一相邻的选择栅极图形68a的预定宽度。
参考图14A和14B，在衬底的全部表面上形成上导电层68。上导电层68可以由与掩模导电层64相同的材料形成。此外，类似于常规的高速率、低电压器件，上导电层68可以由包括高导电率层的多层结构形成，例如金属层或金属硅化物层。
尽管图中未示出，但连续构图上导电层68、掩模导电层64和电介质图形62以形成：延伸横跨有源区52的控制栅极图形68b和选择栅极图形68a；掩模导电图形64b和栅极间电介质图形62b，该栅极间电介质图形62b和控制栅极图形68b对准；以及，掩模导电图形64a和伪电介质图形62a，伪电介质图形62a的侧壁和选择栅极图形68a对准。形成开口66以叠盖一部分选择栅极图形68a，使得电介质图形62不形成在部分选择栅极图形68a下面。因此，伪电介质图形62a具有和选择栅极图形68a的一条侧壁对准的侧壁并且叠盖选择栅极图形68a的预定宽度。面对控制栅极图形68b的伪电介质图形62a的侧壁对准选择栅极图形68a的一条侧壁。从而，面对另一个相邻选择栅极图形68a的选择栅极图形68a的另一侧壁直接接触下导电图形60。连续地构图下导电图形60以在控制栅极图形68b延伸横跨有源区52的区域处形成和控制栅极图形68b对准的浮置栅极图形60b，并且在选择栅极图形68a延伸横跨有源区52的区域处形成和选择栅极图形68a对准的下栅极图形60a。
根据本发明，插入在选择栅极图形和下栅极图形之间的伪电介质图形具有和选择栅极图形的一条侧壁对准的侧壁，并且叠盖选择栅极图形的预定部分。通过蚀刻电介质图形可以形成伪电介质图形以包括和选择栅极图形对准的开口。在一个方向上开口叠盖选择栅极图形，从而具有比现有技术高的未对准偏差容度。此外，位于选择栅极图形下面的下栅极图形在器件隔离层上设置成彼此远离。当形成连续的下栅极图形以延伸横跨平行于选择栅极图形的有源区时，由于光刻工艺的邻近效应，可以使邻近选择栅极的浮置栅极图形的形状变形。然而，根据本发明的结构出现单元特性的均匀分布而没有由邻近效应引起的恶化。
本申请要求于2003年7月14日在韩国知识产权局申请的韩国专利申请No.2003-47972的优先权，这里引入其公开内容供参考。
尽管已详细地介绍了本发明的示例性实施例，但应该明白，对于本领域的技术人员来说可以出现的此处讲解的基础发明概念的许多变化和/或修改将落入附加权利要求中所限定的本发明的精神和范围内。