本发明涉及含有在其表面具有带绝缘栅电极的场效应晶体管和带浮置栅的非易失性存储器元件的半导体的集成电路的制造方法，浮置栅位于控制电极和沟道区之间，沟道区位于半导体内，并在半导体内在源区和漏区之间延伸，运用这种方法在半导体内分别为晶体管和存储器元件限定邻接表面的第一导电型的第一和第二活性区，而在表面上至少在第一和第二活性区区域处涂复有构成栅极介质的绝缘层，在这绝缘层上设有一层硅薄层，晶体管的栅电极和存储器元件的至少浮置栅是由该硅薄层构成的。本发明也涉及运用这种方法制造的集成电路。 在集成电路方面日益发展的微型化使得在一块单独的硅晶片集合整个系统成为可能。在这种开发工作中，最好是能将存储器和在例如CMOS技术中通常的逻辑线路组合在一起。这种存储器在文献中往往称为“埋置式存储器”。在这方面特别重要的一种类型的存储器就是非易失性存储器或EPROM（电气可编程只读存储器）。该存储器元件由具有浮置栅的晶体管所构成，其阈值电压由在浮置栅上以电荷形式表示地写入信息所决定。控制栅一方面用于检测在读出时的阈值电压，也就是写入信息，而另一方面用于在写入和/或抹去时影响浮置栅电位。
在开头一段中所提及的这种方法尤其可从美国专利4719184中获知。在这已知工艺中，此非易失存储器元件是由例如为氧化物的介质相互隔开的二层多晶硅制造的，浮置栅由下多晶硅层构成，控制栅由上多晶硅层构成。通常的逻辑门电路的晶体管由与存储器元件相同的多晶硅层（显然没有隔在中间的多晶硅介质层）和相同的工艺步骤制成的。对非易失性存储器总的来说要求写入和/或抹去可以合理的速度和在较低的电压（例如，小于15V）下发生，这种低压可在它自身电路容易地产生。假如这意味着必须满足某些工艺条件，则为了保持该工艺尽可能简单，通常修改正常的CMOS逻辑电路工艺去适应这一要求。这就可能引起一些问题。尤其对于沟道长度小于1μm的情况，适用存储器的最恰当工艺的使用可能容易导致逻辑晶体管的损坏，因为载流子注入栅极介质层会使阈值电压随时间而漂移。总之，当逻辑电路的尺寸很小时，尤其在沟道长度小于1μm情况下，这种“埋置式”EPROM的最恰当工艺是难于实现的。
本发明的目的特别在于提出埋置式非易失性存储器的一种制造方法，从而通过使用通常的逻辑工艺在附加工艺步骤数目最少，也不会降低电路逻辑部分质量的情况下来获得存储器的最恰当工艺。
依照本发明，在开头一段中提及的这种方法其特征在于，在开始的若干工艺步骤中存储器元件的浮置栅先是通过掩模蚀刻从硅薄层制得，而晶体管的活性区仍然由硅薄层复盖，此后形成存储器元件的第二种导电类型的源区和漏区，再借助于氧化工序使浮置栅至少在其边缘形成氧化物层，这一氧化物层在下文称为隔层;在接着的若干工艺步骤中，晶体管的绝缘栅电极通过掩模蚀刻从在另一活性区上面的硅薄层制得，借助掺杂工艺在半导体中形成晶体管的第二导电类型的源区和漏区。
本发明尤其基于这种认识，即浮置栅的四侧被绝缘层包复的方式对非易失性存储器有主要的影响。例如，该层决定电荷从浮置栅泄漏的速度，从而决定存储器的保存时间，存储器保存时间显然应该尽可能地长。然而也发现浮置栅的隔层对热电子效应有强烈影响，热电子效应使得在低电压下足够快地编程存储器成为可能。在这一方面实验已表明在900℃氧化温度下要比在800℃氧化温度下获得更好的编程速度效果。因为在依照本发明的方法中在逻辑部分没有进行对于电路中EPROM部分的隔层氧化，就可能按存储器中热载流子效应来优化工艺，而这些效应在电路的其余部分并没有被加强。正如从附图说明中将会清楚的，这个优化工艺的附加工艺步骤数目很少，在而只需要不超过2或3个额外的掩模。
尽管在沟道长度，即源区和漏区之间距离稍大于1μm时也可以获得上述优点，当晶体管具有长度几乎接近1μm的沟道时本发明有特别的重要性。具有这种小沟道长度的晶体管所具有的优点在于在电路中可以获得高存储密度，但另一方面对由于特别由沟道中热载流子引起小沟道效应造成的性能下降非常敏感。但这些小沟道效应至少部分被抑制的最佳实施例的特点在于，晶体管漏区在邻近沟道处设置有轻度掺杂的第二种导电类型的漏区扩展部。注意借助于本发明这个漏区扩展部在原理上抵消热电子的形成，仅存在于逻辑部分，而不存在于存储器中。
依照本发明方法的另一实施的特点在于，通过在含有水蒸汽的氧化环境中的热氧化，在浮置栅的边缘形成隔层。这种氧化方法比无水蒸汽时不仅具有本已已知的更高氧化速率的优点，而且还具有该氧化继续至在浮置栅电极以下较远处的优点，该氧化至少要比无水蒸汽氧化时远得多，这对热载流子的形成起促进作用。此外，在浮置栅以下的氧化优点还在于减小浮置栅和漏区（或源区）之间的电容。当例如6V的电压在EPROM单元编程期间加在漏区上，而控制栅上电压例如是12V，则相同位线（bit line）上的非选择单元的漏区也处于6V。由于在浮置栅和漏区之间耦合有电容，在非选择单元中浮置栅的电位会上升。假如该电容太高，非选择单元可能变成导通，以致强大的漏电流就会流入位线。以上描述的隔层氧化在漏区和浮置栅电极之间形成较厚的氧化层，使寄生电容得以减小。
最好，浮置栅边缘的氧化是在至少800℃温度下进行。在氧化温度接近900℃时获得好的结果。最好，在氧化处理期间只是浮置栅的横向边缘受氧化。
依照本发明方法的又一实施例的特点在于，在浮置栅电极边缘被氧化期间平行于半导体表面延伸的硅层表面被抗氧化的含有氮化物的一薄层掩盖。在氧化工序以后这层抗氧化掩模可被除去，而被多晶硅之间的介质所取代。然而在一可供选择的实施例中，该抗氧化掩模可以留在原位，而构成位于浮置栅和控制栅之间的中间多晶硅介质。
依照本发明方法的另一实施例的特点在于，在浮置栅形成隔层之前，先形成存储器元件的源区和漏区。该区的掺杂原子可以例如通过离子注入法提供。因为浮置栅边缘还没有被氧化层所复盖，故有可能相对于浮置栅电极形成精确对准的源区和漏区。
在文献中经常称为“堆栈式EPROM”的存储器，可以做成每个存储器单元的表面面积特别小，因此它特别适用于非常大量单元情况，导致这种存储器的一个实施例的特点在于，硅层由一层在另一层上面形成的二个子层构成，在形成第二子层之前在待形成存储器元件的区域处的第一子层上先形成一绝缘层，而在待形成晶体管区域的第一子层上不形成绝缘层，此后再这样形成第二子层，以使在待形成晶体管区域获得一层单层的硅层，而在存储器元件区域获得两层相互绝缘的子层的复合层，控制栅电极随之从上子层形成，而浮置栅从下子层形成。在这种情况下不仅在浮置栅而且也在控制栅的边缘形成隔层。
与标准CMOS工艺相比只需要二个额外掩模的另一可选实施例的特点在于，下文称为第一子层的硅层至少在存储器元件区域上被绝缘层所复盖，而在晶体管区域的第一子层上没有绝缘层复盖;而且在浮置栅边缘上形成隔层以后淀积第二导电层，第二导电层在存储器元件区域构成与浮置栅相分开的一层，从这层形成控制栅，而在晶体管区域，所述这一层与第一子层一起形成一层单层的导电层，由此导电层形成晶体管的栅电极。在浮置栅上已形成隔层以后和在形成控制栅之前可以形成存储器元件的源区和漏区。
依照本发明方法的另一实施例的特点在于，在浮置栅和控制栅之间的绝缘层构成含氮化物的一层。
以下结合附图和几个实施例更详细地说明本发明，附图中：
图1a表示对于两种不同氧化处理时非易失性存储器单元阈值电压和编程时间之间关系的曲线图;
图1b是这种非易失性存储器单元的截面图;
图2是依照本发明组合有非易失性存储器的集成电路一部分的平面图;
图3是图2的器件沿线Ⅲ-Ⅲ所取的截面图;
图4-13表示依照本发明的图3器件制造方法的一系列工序;和
图14-20表示依照本发明方法的另一可供选择实施例的一系列工序;
图21表示依照本发明方法的又一实施例的截面图。
为了理解本发明所依据的效应，图1a表示一些工艺参数，即氧化温度对编程速度的影响。图1b是本身已知结构的非易失性可编程存储器单元的截面图，该结构有P型半导体1，在P型半导体1内形成相互隔开一距离的n型源区2和n型漏区3。源区和漏区被小于1μm长度的沟道区所分隔。在沟道上面并通过插入的栅极氧化层4与沟道隔开的是信息可以电荷形式写入的浮置栅5。在浮置栅5以上并通过介质层6与其分隔地设有控制栅7。栅极5和7由例如多晶硅制成。栅极结构5-7的横向边缘被通过对多晶硅层5、7的热氧化所获得的硅氧化物绝缘层8所复盖。通过在浮置栅5注入热电子进行编程。用低阈值电压设置单元的初始状态，在例如将12V电压加在控制栅7时晶体管就进入导通，从而在栅极氧化层4以下构成反相层。例如6V电压加在漏区3，就有电子流在源区2（处于OV）和漏区3之间流动，这些电子在沟道的漏区侧受到加速，并获得足够的能量从而越过由氧化层4形成的势垒和到达浮置栅5。浮置栅5由此而带负电，因此晶体管的阈值电压上升。对构成本发明基础的研究已表明，阈值电压变化强烈地取决于隔层8。在图1a中垂直轴表示阈值电压Vth，水平轴表示编程时间t。曲线A和B分别表示隔层8经由在800℃和900℃温度的含水蒸汽氧化环境下热处理而形成的存储器单元的阈值电压变化曲线。存储器单元制造的所有其他环境至少大体上是相同的。正如从图中可清楚看到，隔层氧化工艺对存储器单元的编程特性有几乎惊人的影响。尤其，在900℃下氧化导致好得多的结果，因为所研究实施例中要比在800℃下氧化编程的进行速度要快几个数量级。还不清楚这种差别的确切原因是什么。可能，温度对源区和漏区的扩散模式的影响发生作用，但是其他效应可能也或多或少地重要，因此本发明并不限于这方面。
含有埋置式EPROM的集成电路制造的最显而易见的工艺是这样一个工艺，在此工艺中上述的隔层氧化（使存储器获得令人满意的效果）也在电路的逻辑部分进行，从而保持尽可能少的工艺步骤数目。在包括远大于1μm的沟道长度工艺过程中，这显然不会导致大问题。然而，电路的逻辑部分的沟道长度变得较小时，热电子效应会在这部分起着愈来愈大的作用。例如，其中之一有害影响就是电子注入栅极氧化层，从而使阈值电压发生逐渐漂移，最后甚至使电路不可能操作。正因为这些原因，在较小沟道长度情况下防止热电子的形成具有极大重要性，并只有热电子的生成对逻辑部分具有最小可能影响时才能使存储器有最佳特性。
另一重要参数是存储器单元的浮置栅和漏区之间的电容。在编程期间，例如6V的较高电压加在漏区，而例如12V电压加在控制栅7上。非选择单元与其漏区也为6V的选择单元共享一位线。由于浮置栅和漏区之间的电容，使非选择单元的浮置栅电位会上升。当所述电容足够大时，非选择单元可能被驱动进入导通，这可能引起此位线中相当大的漏电流。借助于隔层氧化可以减小该寄生电容，从而使浮置栅和漏区之间氧化层变得较厚。然而，优化EPROM的这一措施在逻辑部分不是必须要求的。
以下所述工艺基本上对应于标准CMOS工艺因此这工艺对逻辑部分是最恰当的，通过仅仅增加几个不影响或几乎不影响逻辑部分的附加工序就可获得EPROM的优化。图2为此首先示出一部分埋置式EPROM的平面图，而图3和图4b分别是沿线Ⅲ-Ⅲ和Ⅳ-Ⅳ所取的此部分截面图。该器件具有通常厚度和组成的至少在图示部分主要为P型的硅半导体。借助于横倒的字母H形式的厚场氧化物的模式11在表面上限定存储器矩阵的活性区。该场氧化物用虚线表示，它位于例如为多晶硅的导电层下面。导电轨12从左至右伸展，构成存储器的字线。该字线在场氧化物中断位置上方复盖浮置栅13和在那里构成所述的控制栅，控制栅通过中间多晶硅介质层14与浮置栅极相隔开。没有被场氧化物和多晶硅复盖的那部分半导体10运用合适的掺杂剂被再次掺杂成n型，因此在半导体中形成带形n型区15，n型区15平行于字线而伸展，并与n型区16相分隔。区15对一字构成一公共源。每个区16构成同一列的二个存储器单元所共享的公共漏区。位于浮置栅电极13以下的那部分半导体构成存储器单元的沟道区。整个组件被玻璃层17所复盖，玻璃层在漏区16区域设有接触口18。区16通过接触口与通常的位线（图中未示出）相连，位线以金属轨形式沿横切字线的方向伸展，与一列中的存储器单元的漏区互连。栅电极12/13的各侧被隔层氧化物19所复盖，这将在工艺说明中更详细讨论。
图4a是属于逻辑部分的晶体管的截面图。正如存储器晶体管一样，逻辑晶体管是n沟道型，并包括在P型区域10中形成的并相互间由介入的沟道区分隔的n型源区20和漏区21，栅电极22位于该沟道区之上，并通过栅极介质23与沟道隔开。漏区21在漏区和沟道之间设有由高欧姆，减场n型区构成的称之为漏区扩展部24。正如众所周知，这个区抵消会特别引起热电子产生的有害的短沟道效应。在本例中，由于工艺技术方面的种种原因，源区20也设有这种扩展部24。栅电极22各侧设有隔层25。
现结合图5至13说明一系列工艺步骤，这些图中由图4类推，每次带有字母a的左列中附图皆关于依照图4a的逻辑晶体管，而带有字母b的右列中的附图皆涉及图4b的存储器单元。
该工艺从在CMOS工艺中通常厚度和组成的硅基片开始，硅基片在其表面设有常规的P和/或n凹坑，因此运用适于形成n-沟道或p-沟道晶体管的掺杂浓度而获得邻近表面的P和n区。图4中标为10的该区域因此可以由这种凹坑构成。在另一可选实施例中，区域10也可由原来的半导体表面区域所构成。还可假定，在图5所示阶段已经形成限定活性区的场氧化物。该表面涂敷有通过热氧化形成的薄氧化层23，它构成待制造的晶体管的栅极介质。在此层上淀积第一多晶硅层26，并用例如As等的适当掺杂剂掺杂。多晶硅层26的厚度例如为150毫微米。在下一步中，形成光刻掩模27，复盖在存储器部分的导电轨，导电轨沿附图平面伸展，具有与浮置栅13宽度相对应的宽度。这里宽度一词应理解为指平行于该表面并与在源区和漏区之间在沟道中电流方向横切的尺寸。在逻辑部分的光致抗蚀剂层27（图5a）可以完全被除去，因此该多晶硅材料在接着的蚀刻工序中也可完全除去。然而，在本实施例中电路逻辑部分上面的多晶硅层是被掩盖的，因此在蚀刻存储器部分的多晶硅层期间逻辑部分上面的多晶硅层23不被除去，而栅极氧化物也在原位未被暴露在蚀刻处理下。
在蚀刻处理后，除去掩模27，此后暴露的多晶硅层又被介质28所复盖，在此后阶段，中间多晶硅介质层14就是从介质28形成的。介质层28可由各种材料制成，也可以本已皆知的各种方式形成。这样层28可以通过多晶硅氧化而形成，在此时，层28由硅氧化物组成。在本例中层28是通过淀积一层厚度约为40毫微米的氮氧化物而形成的。接着，如图6所示，掩模29被形成，复盖住存储器，而使逻辑部分未被复盖。最好通过各向异性的蚀刻处理，将逻辑部分上的氮氧化合物蚀去，因此场氧化物露出的侧面仍被氮氧化合物复盖。随后除去掩模29。然而，氮氧化合物或者可以在湿性蚀刻处理中被各向同性地除去。
此后，通过气相淀积形成一层厚度例如为250毫微米的第二多晶硅层30（见图7）。正如图7a所示，层30在逻辑部分形成区域与多晶硅层26一起形成互相密合的多晶硅层，而绝缘层28已被除去。在此图中，多晶硅层26和30之间的接合界面以虚线表示。相比之下，在存储器部分硅层30构成与硅层26相绝缘的一层，在该工艺的后一阶段中控制栅12从硅层30形成（见图7b）。层30的多晶硅材料在淀积以后也被给予例如对P的n型掺杂。此后用抗氧化的掩盖多晶硅层的层31复盖此多晶硅材料。在本实施例中，为此也使用厚度约为40毫微米的一层氮氧化物，但显而易见可选择使用提供抗氧化掩模的各种材料，例如使用硅氮化物。
在图8所示的下一步中，例如光抗蚀剂掩模32被这样地形成，使得完全复盖住逻辑部分，并复盖存储器部分待形成字线和控制栅12区域处的那部分第二多晶硅层。利用层32作为掩模，该层结构的处理，依次为局部除去氮氧化物层31、第二多晶硅层30、中间多晶硅介质层28和第一多晶硅层26。注意：逻辑部分的层结构仍原封不动，因此以下处理步骤没有或至少基本上不影响逻辑部分。
现在在存储器部分已经形成多晶硅字线12和浮置栅电极13。在除去掩模32后，现在使用重度植入As以形成存储器晶体管的源区16和漏区15此后再去除掩模32（见图9b）。在植入As之前，必要时也可去除掩模32正如从图9a显而易见的，植入工序期间仅仅在存储器部分形成源区和漏区，而在这工艺阶段中逻辑部分仍完全被多晶硅层所掩盖。接着，该器件经受氧化处理，以获得氧化物隔层19（图10b）。这氧化过程是以这样一种方式进行的，以获得上述的良好存储特性。通过在含水蒸汽的氧化环境中在大约900℃温度下氧化约7分钟可获得良好结果。隔层19的厚度约为30-80毫微米，不仅包覆了浮置栅13的各侧面，而且也包覆控制栅12的各侧。注意在本例中隔层19没有复盖浮置栅的所有侧面，而仅复盖邻近源和漏区的侧面，位于字线以下的浮置栅边缘被薄得多的氮氧化物层所复盖。氧化期间在源区15和漏区16上面也可以形成氧化层33。这氧化层可以伸展到浮置栅13的下面，这可有助于热载流子的产生，并无论如何有助于减小浮置栅电极的寄生电容。
请见图10a，在氧化工序期间逻辑部分的控制栅12和复合多晶硅层26、30的上侧面被氮氧化合物层31所掩盖而抵御氧化，因此此处没有或至少基本上没有形成氧化层。
至此为优化存储器而进行的附加工艺已在原则上完成，接着的工序是在标准CMOS工艺中常见的，因为在图11-13所示阶段的存储器与在图10b所示状态实质上没有什么不同，故在图11-13中不再画出存储器。在下一工序中，栅电极22从复合多晶硅层26、30形成，在此期间存储器部分被掩盖，以抵御为此使用的蚀刻处理。显然再次用必须的掩模，对电路的逻辑部分进行相对轻度的As植入34，从而获得源区和漏区扩展部24。这一阶段示于图11a中。
在下一阶段（图12a），晶体管的栅电极22被形成有隔层，为此目的先进行轻度氧化，通过此步，栅电极22的各侧被薄氧化层35所复盖。在此工序期间栅电极的上侧由于有抗氧化的氮氧化合物层31的存在而没有或基本上没有被氧化。然后通过淀积形成例如约为250毫微米厚度的氧化层36，通过各向异性的深腐蚀，从氧化层36形成隔层37（见图13a）。利用隔层35、37作为掩模，通过植入As或P，现形成源区20和漏区21。
该工艺可以按为制造P-沟道晶体管本身已公知的方式继续。然后可用玻璃层17（图4）复盖此组件，玻璃层上以通常方式留有接触窗口，此后可以淀积一层金属层，由此以常规方式构成连接模式。
与通常的CMOS工艺相比，通过增加仅仅3个额外的掩模，所述工艺已以这样一种方式被改变，以致获得了优化的存储器特性，而逻辑部分没有或基本上没有受影响，从而保持了它的良好特性。
图14-20表示上述工艺的改型，其中左列带2的附图再次表示逻辑晶体管，而右列的带b附图表示存储器晶体管。已尽可能将与上例相应的零件标注以相同标号。
图14表示半导体10在其表面形成栅极氧化物薄层23的阶段，薄层23上复盖有n型掺杂的第一多晶硅层26。在此层上有例如又为氮氧化合物层的抗氧化层40。然后形成光致抗蚀剂掩模41，掩模41限定存储器浮置栅的界限，并全部复盖逻辑部分。接着（图15），通过蚀刻从多晶硅层26形成浮置栅13，此后运用As离子注入法形成构成存储器晶体管的源区和漏区的n型区15和16并在注入之前或之后，除去光致抗蚀剂掩模41。然后通过热氧化形成氧化物隔层42。在这步期间，逻辑部分的多晶硅层26和浮置栅13的上侧面被氮氧化物层40掩盖而不受氧化。隔层42的厚度又为例如30-80毫微米，并与上实施例隔层19类似地这样选择，以获得优良的存储器写入特性。由于电路逻辑部分的表面被层23、26和40所钝化，这氧化对逻辑部分没有或至少基本没有影响。这步工艺示于图16中。
此后，在整个组件上形成例如氮氧化合物的一层新保护层43，该层最好但不必须在已存在的氮氧化物层40上。那未存储器部分被例如光致抗蚀剂的掩模44所掩盖，而至少逻辑部分不被掩盖，如图17所示。在除去逻辑区域上氮氧化物层43以后，又形成第二多晶硅层30和n型掺杂。在存储器部分第二多晶硅层通过氮氧化物层43与浮置栅13相绝缘，而在待构成的逻辑部分多晶硅层26和30又组成一个连续的多晶硅层（图18）。
在图19所画的依次阶段中，运用光致抗蚀剂掩模45同时限定逻辑部分晶体管的栅电极和存储器中控制栅和/或字线的界限。此后运用最好各向异性的蚀刻，形成存储器单元的控制栅12和栅电极22（见图20）。然后该工艺可以按前一实施例所描述的相同方式继续（见图11以后）。
在此描述的改型中具有重叠控制栅，在逻辑部分和存储器的隔层氧化层之间的去耦，使有可能通过与标准CMOS工艺相比只增添二个掩模就获得对存储器的优化，而基本不影响逻辑部分。
除了非易失性存储器单元以外，也可以结合例如电容之类的其他电路元件。这种特定实施例涉及在其中邻近逻辑部分处设有称为开关电容的系统的集成电路，以便（例如）获得选频滤波器。如上所述可编程非易失性存储器的结合给用户提供附加的编程可能性。图21示出了这种集成电路一个实施例的截面。图21a画出使用上述方法之一制造的构成电路逻辑部分的场效应晶体管。图21b表示与图20b单元对应的EEPROM单元，在此单元中在浮置栅13上如此形成控制栅以使其重叠覆盖浮置栅。图21c是与图21b的EEPROM单元同时制造的电容截面图。该电容在第一多晶硅层11上形成，它包括与浮置栅13同时从第一多晶硅层形成的较下电容板50。介质层43在电容板50上与EEPROM单元的中间多晶硅介质层43同时形成。在除去晶体管区域上介质层后，淀积第二多晶硅层，控制栅12和另一电容板51与晶体管栅极22从第二多晶硅层同时被限定界限。在除去未被板51复盖的这些部分介质层和构成隔层25后，复盖一层玻璃层。这玻璃层中以已知方式留有接触窗18，通过接触窗可以构成与例如板50和51的元件的接触。
显然，本发明并不局限于本文所列的实施例，而是对于本领域的技术人员，可能在本发明范围内作出许多变化。因此，例如构成存储器中控制栅和字线和逻辑部分中栅电极的第二多晶硅层可以被例如金属或硅与金属合金的各种导电良好的材料所代替。本发明还可以有利地应用于例如EPROM、EEPROM和所谓Flash-EPROM的本身已知的各种类型的可编程非易失性存储器。