信号处理电路、低电压信号发生器及具有这些部件的图像显示装置 【技术领域】
本发明涉及提供对例如液晶显示装置等图像显示装置施加的信号的电路等那样进行逻辑运算的信号处理电路、和其中所用的生成低电压信号的低电压信号发生器、以及具有这些部件的图像显示装置。
背景技术
在具有大规模传输电路的装置中，已经知道有将液晶元件、EL(场致发光)元件及LED(发光二极管)元件等排列成矩阵状而形成的图像显示装置。这样的矩阵型图像显示装置，例如图28所示的液晶显示装置101包括具有将像素PIX矩阵状配置的显示部102、驱动各像素PIX的数据信号线驱动电路103及扫描信号线驱动电路104。一旦控制电路105生成表示各像素PIX的显示状态的图像信号DAT，就能够根据该图像信号DAT显示图像。下面说明简要的工作情况。在数据信号线驱动电路103中，利用移位寄存器，与时钟信号SCK等时序信号同步地将信号线Sn的脉冲依次传送至信号线Sn+1，利用该移位脉冲生成取样脉冲。其作用是，在取样单元103b中，与取样脉冲同步取入输入的图像信号DAT，写入各数据信号线SD。另外，在扫描信号线线驱动电路104中，利用移位寄存器，与时钟信号GCK等时序信号同步，将扫描信号线GLn的脉冲依次移位至扫描信号线GLn+1。利用该移位脉冲生成选择扫描信号线GLn地选通脉冲。其作用是该迭通脉冲控制像素PIX内的开关元件的开闭，将写入各数据信号线SD的图像信号(数据)写入各像素PIX，同时将写入各像素PIX的数据加以保持。
近年来，为了实现液晶显示装置的小型化及高清晰度，并且为了减低安装成本，采用在同一基板上一体形成进行显示的像素阵列及驱动电路的技术，该技术引起了人们的关注。在这样的驱动电路成一整体型的液晶显示装置中，由于该基板必须使用透明基板(构成现在广泛使用的透过型液晶显示装置时)，因此大多数情况下采用能够在石英基板或玻璃基板上构成的多晶硅制硅薄膜晶体管作为有源元件。
多晶硅制硅薄膜晶体管(下面称为“多晶硅TFT”)的迁移率为大约10～100cm2/VS左右，另外，N型及P型的阈值分别为+1～+4V及-1～-4V。为了使电路工作，电源电压及输入逻辑振幅必须大大高于TFT的阈值，因而采用多晶硅TFT的电路为了工作需要10～12V左右的电压。
另外，液晶显示装置可用作PDA(Personal Digital Assistant，个人数字助理)或移动电话等便携式信息装置或台式计算机的监控器，这些装置本身是由采用单晶硅的IC或LSI构成的，信号电压最高也只有3～5V。因此，以往在液晶显示板中装有将3V的低逻辑振幅输入控制信号升压至12V左右的电平移动电路。例如日本公开特许特开平11-272240号公报(公开日为1999年10月8日)及美国专利第6081131号(专利登记日为2000年6月27)所示。这些如图29所示，在数据信号线驱动电路103及扫描信号线驱动电路104的输入前，设置电平移动电路，将外部输入的低逻辑振幅控制信号加以电平移动，再输出到各驱动电路的移位寄存器。
但是在上述的方法中，移位寄存器驱动用的时钟信号为高逻辑振幅信号，而且还在与数据信号线驱动电路103大致相同长度的配线上传输。
这里考虑一下移位寄存器时钟信号线的负载电容。图30所示为一般的移位寄存器即D型触发器。时钟信号配线(CK及CKB)与整个移位寄位器相连，各时钟信号线上连接每一级两个晶体管的栅级，这就是负载栅极电容。
另外，配线本身由于与衬底电容耦合，因此电容用下式表示，即
Cwire＝Cplate+Cfringe
＝εox(W-T/2)L/H+εox·2πL/ln[1+2H(1+(1+T/H)1/2)/T]
＝εox{(W-T/2)/H+2π/ln[1+2H(1+(1+T/H)1/2)/T]}L …(1)式中，Cwire为总的布线电容，Cplate为考虑衬底与平行平板时的布线电容，Cfringe为布线的边缘效应引起的电容。上式为采用图31(a)、(b)所示的等效模型的结果(《MOS集成电路基础》，原央编著，近代科学社出版)，用圆柱布线取代边缘电容Cfringe的效应。式中，W为布线宽度，L为布线长度，T为布线膜厚，H为场氧化膜厚度，εox为场氧化膜厚的介电常数，由该式可知，布线电容与布线长度L成正比增大。除此之外还有与相邻布线的电容耦合，其效应也与布线长度L成正比。
也就是说，时钟信号线的负载电容随着移位寄存器的级数增加及布线长度的增加而成正比增大。
另外，由于传播信号而消耗的功率，假如没有静态消耗电流，则可用下式表示，即
P＝CLfV2 …(2)式中，P为消耗功率，CL为负载电容，f为工作频率，V为工作电压。
根据式(1)及(2)的结果，若信号在具有负载的布线上传输，则消耗功率与距离成正比增大。而且，若该传输的信号逻辑振幅大，则消耗功率按振幅的平方增大。因而，在将上述低逻辑振幅输入控制信号用电平移位电路进行升压后输出给数据信号线驱动电路及扫描信号线驱动电路的已有技术的例子中，时钟信号线的消耗功率增大。另外，由于高逻辑振幅及高速的时钟信号布线遍布整个基板，因此有可能产生不需要的幅射。
与上面所述不同的是，图32的日本特开平6-95073号公报(公开日为1994年4月8日)提出的采用多晶硅制成的液晶显示装置的信号线驱动电路或扫描线驱动电路的一部分。移位寄存器201以低逻辑振幅信号驱动。其输出用电平移动电路202升压至液晶驱动用的高逻辑振幅信号。以此在时钟信号线上只传输低逻辑振幅信号，以抑制消耗功率及不需要的幅射。但是，在本例中，由于以低逻辑振幅驱动用上面所述的、迁移率及阈值都比单晶硅要差的多晶硅形成的移位寄存器，因此驱动用的电压余量小，产生误动作的概率高。另外，与采用高逻辑振幅信号相比，驱动速度也慢。
而日本特开2000-75842号公报(公开日为2000年3月14日)及特开2000-163003号公报(公开日为2000年6月16日)则为下述方式。图33为采用D触发器的一般移位寄存器的电路图。移位寄存器301采用D触发器302a、302b、…连接而成的结构。在特开2000-75842号公报及特开2000-163003号公报中，如图34所示，将以低逻辑振幅在时钟信号线上传输的信号利用在各级分散配置的电平移动电路303a、303b、…升压为高逻辑振幅信号，然后用该高逻辑振幅信号驱动移位寄存器，以此减少作为传输系统的时钟信号线上的消耗功率。另外，由于以高逻辑振幅使移位寄存器工作，因此可以改善上述特开平6-95073号公报中的移位寄存器动作余量及驱动速度等问题。
但是，在各级时钟信号的输入部中包含电平移动电路的特开2000-75842号公报及特开2000-163003号公报的移位寄存器的情况下，时钟信号从外部控制电路至液晶显示板内的信号线驱动电路或扫描线驱动电路中的移位寄存器内的电平移动电路为止，是保持低逻辑振幅不变。因而，在液晶显示板内，在信号线驱动电路或扫描线驱动电路之前需要对来自控制电路的信号进行逻辑运算时，由于该低逻辑振幅信号如上所述运算的电压动作余量小，将产生误动作，或者运算速度慢，在实用上存在问题。例如，有时为了降低数据信号线驱动电路内的移位寄存器的驱动频率，使移位寄存器形成多相。在这种情况下，必须对来自外部电路的时钟信号进行分频处理。为了进行这样的逻辑运算，如上所述，若采用多晶硅TFT，则特性不足，需要高逻辑振幅信号。
这样，在采用多晶硅TFT装置中，对信号运算部需要高逻辑振幅信号，而对很长的传输系统，从低消耗功率及没有幅射的角度来看，则需要低逻辑振幅信号。
【发明内容】
本发明是鉴于上述问题而提出的，其目的在于，提供在具有需要高逻辑振幅信号的逻辑运算部的构成中，能够抑制消耗功率的增加及不需要的幅射的信号处理电路、其中所用的生成低电压信号的低电压信号发生器、以及具有这些部件的图像显示装置。
为了达到上述目的，本发明的信号处理电路，其特征在于，具有采用高逻辑振幅信号进行逻辑运算的第1逻辑运算电路、具有负载电容的传输系统、以及降压电平移动电路即低电压信号发生器，所述降压电平移动电路从第1逻辑运算电路输入高逻辑振幅信号，将输入的高逻辑振幅信号变换为振幅小于该高逻辑振幅信号的低逻辑振幅信号，并将变换的低逻辑振幅信号输出给上述传输系统。
又，本发明的低电压信号发生器，是具有采用高逻辑振幅信号进行逻辑运算的第1逻辑运算电路及具有负载电容的传输系统的信号处理电路中设置的低电压信号发生器，其特征在于，将高逻辑振幅信号变换为振幅小于该高逻辑振幅信号的低逻辑振幅信号。
采用上述构成，在第1逻辑运算电路用高逻辑振幅信号进行运算后，作为降压电平移动电路的低电压信号发生器将第1逻辑运算电路输出的高逻辑振幅信号变换为低逻辑振幅信号，变换过的低逻辑振幅信号加在有负载电容的传输系统上。
因而，在第1逻辑运算电路，由于采用高逻辑振幅信号，因此不会引起误动作，能够高速运算，同时在有负载电容的传输系统中，由于采用低逻辑振幅信号，因此能够以低消耗功率传输第1逻辑运算电路的输出信号。所以，在具有需要高逻辑振幅信号的逻辑运算部的构成中，能够抑制消耗功率的增加及不需要的幅射。也就是说，能够提供将需要高逻辑振幅信号的逻辑运算部与为了降低消耗功率而希望采用低逻辑振幅信号的上述传输系统加以组合而成的信号处理电路、以及能够根据高逻辑振幅信号生成低逻辑振幅信号的降压电平移动电路即低电压信号发生器。
这样，对于传输系统，利用某第1电路需要的高电压信号生成低电压信号，并传输给第2电路，以此能够减少传输系统的消耗功率。亦即能够提供在采用多晶硅TFT的电路中，将需要高逻辑振幅信号的逻辑运算部与为了降低消耗功率而需要低逻辑振幅信号的、具有负载电容的传输系统加以组合的电路构成、以及根据高逻辑振幅信号生成低逻辑振幅信号低电压信号发生器的即降压电平移动电路。
另外，作为与上述传输系统连接的第2逻辑运算电路，可以是采用上述低逻辑振幅信号进行逻辑运算的电路，也可以是采用高逻辑振幅信号进行逻辑运算的电路。例如由多晶硅制硅薄膜晶体管构成的逻辑运算电路，如果需要高速处理，则必须以高逻辑振幅信号驱动，而如果可以低速处理，则能够以低逻辑振幅信号驱动。在上述构成中，由于在第1逻辑运算电路与传输系统之间设置降压电平移动电路，因此与在传输系统和第2逻辑运算电路之间设置降压电平移动电路的情况相比，能够抑制消耗功率的增加和不需要的幅射。
在第2逻辑运算电路是采用高逻辑振幅信号进行逻辑运算的电路时，在上述传输系统与第2逻辑运算电路之间，配置将从上述传输系统输入的低逻辑振幅信号变换为振幅大于该低逻辑振幅信号的高逻辑振幅信号并输出给第2逻辑运算电路的升压电平移动电路。这样，即使在第2逻辑运算电路，也采用高逻辑振幅信号，能够不引起误动作，进行高速运算。另外，第1逻辑运算电路采用的高逻辑振幅信号与第2逻辑运算电路采用的高逻辑振幅信号，可以相同振幅，也可以不同振幅。
另一方面，在第2逻辑运算电路是采用低逻辑振幅信号进行逻辑运算的电路时，由于没有必要在传输系统与第2逻辑运算电路之间设置升压电平移动电路，因此能够抑制电路规模的扩大。
另外，本发明的图像显示装置，是具有矩阵状配置的多个像素、在上述多个像素的每一列设置的多条数据信号线、在上述多个像素的每一行设置的多条扫描信号线、驱动上述多条数据信号线的数据信号线驱动电路、以及驱动上述多条扫描信号线的扫描信号线驱动电路的图像显示装置，其特征在于，上述数据信号线驱动电路及上述扫描信号线驱动电路中的某一驱动电路或两驱动电路具有采用高逻辑振幅信号进行逻辑运算的第1逻辑运算电路、具有负载电容的传输系统、以及降压电平移动电路即低电压信号发生器，所述降压电平移动电路从第1逻辑运算电路输入高逻辑振幅信号，将输入的高频逻辑振幅信号变换为振幅小于该高逻辑振幅信号的低逻辑振幅信号，并将变换的低逻辑振幅信号输出给上述传输系统。
采用上述构成，在数据信号线驱动电路及扫描信号线驱动电路中的某一个驱动电路或两个驱动电路上设置上述构成的低电压信号发生器。
因而，对于作为第1逻辑运算电路的例如将输入的时钟信号进行分频的电路，采用高逻辑振幅信号，能够不引起误动作，进行高速运算，同时对于具有负载电容的传输系统，采用低逻辑振幅信号，能够以低消耗功率传输第1逻辑运算电路的输出信号。因此，在图像显示装置中，能够同时实现高速逻辑运算及低功率消耗。
本发明的其他目的、特征及优点，根据以下所述将十分清楚。另外，本发明的长处在下述参照附图进行的说明中将得到了解。
【附图说明】
图1所示为本发明一形态的方框图，是表示具有低电压信号发生器的两相移位寄存器型有源矩阵图像显示装置的数据信号线驱动电路构成例的方框图。
图2所示为单片有源矩阵图像显示装置构成例的方框图，
图3所示为上升沿型2分频器构成例的电路图。
图4所示为下降沿型2分频器构成例的电路图。
图5所示为2分频器及移位寄存器的动作时序图。
图6～图13所示为本发明的低电压信号发生器构成例的电路图。
图14所示为图6所示的低电压信号发生器的工作时序图。
图15所示为图7所示的低电压信号发生器的工作时序图。
图16所示为图8所示的低电压信号发生器的工作时序图。
图17所示为图9所示的低电压信号发生器的工作时序图。
图18所示为图10所示的低电压信号发生器的工作时序图。
图19所示为图11所示的低电压信号发生器的工作时序图。
图20所示为图12所示的低电压信号发生器的工作时序图。
图21所示为图13所示的低电压信号发生器的工作时序图。
图22所示为本发明的电路构成的一般概念的方框图。
图23所示为本发明另一形态的方框图，是表示具有低电压信号发生器及反相时钟信号发生器的有源矩阵图像显示装置的数据信号线驱动电路构成例的方框图。
图24所示为本发明另一形态的方框图，是表示具有低电压信号发生器的有源矩阵图像显示装置的数字数据信号线驱动电路构成例的方框图。
图25所示为本发明另一形态的方框图，是表示与图22的电路构成不相同的信号处理电路构成例的方框图。
图26为表示环型振荡器的简要构成的电路图。
图27为表示图26所示的环型振荡器中振荡频率与电源电压的关系的曲线图。
图28为表示具有高电压接口的已有的单片有源矩阵图像显示装置构成例的方框图。
图29为表示具有低电压接口的已有的单片有源矩阵图像显示装置构成例的方框图。
图30所示为表示一般的移位寄存器即D触发器构成例的电路图。
图31(a)及(b)为求得布线电容用的等效模型。
图32是表示在各级具有将作为低逻辑振幅信号的移位寄存器的输出升压的电平移动电路的，已有的移位寄存器的构成例的方框图。
图33为表示一般的移位寄存器即D触发器的构成例的方框图。
图34为表示在各级具有将作为时钟信号的低逻辑振幅信号升压的电平移动电路的，已有的移位寄存器的构成例的方框图。
【具体实施方式】
[实施形态1]
下面根据图1～图22说明本发明的一实施形态。
本发明可以广泛适用于采用多晶硅的电路，下面作为一个理想的例子，就适用于具有两相移位寄存器的图像显示装置的情况进行说明。另外，在这里，作为图像显示装置，是以液晶显示装置为例进行说明的。
包含两相的多相移位寄存器是在驱动频率为单相移位寄存器不能实现的那样的高速时，用来以低速并行驱动用的移位寄存器。
图2为基本的图像显示装置的总体结构图，图像显示装置具有将像素PIX矩阵状配置的显示部22、数据信号线驱动电路23、扫描信号线驱动电路24及逻辑运算电路26，具有作为显示板的液晶显示板21，同时具有对各电路进行控制的控制电路25。数据信号线驱动电路23及扫描信号线驱动电路24分别具有移位寄存器(23a及24a)。另外，数据信号线驱动电路23还具有取样部23b。
图1所示为基本的图像显示装置的总体结构图、即图2中的数据信号线驱动电路。也就是作为图像显示装置的显示板的液晶显示板10(相当于图2的液晶显示板21)由显示板一侧与外部控制电路的接口部将时钟信号的频率进行分频的逻辑运算电路11(相当图2的电路26)、以及具有在各级分散配置电平移动电路的作为两相移位寄存器的移位寄存器16a及16b和取样电路17的数据信号线驱动电路12(相当于图2的电路23)构成。在图1中省略了显示部及扫描信号线驱动电路。
为了减少制造工时和减少布线电容，将上述逻辑运算电路11、数据信号线驱动电路12、未图示的显示部及扫描信号线驱动电路设置在同一基板上。另外，为了集成更多的像素，扩大显示面积，上述各驱动电路和逻辑运算电路由在玻璃基板上形成的多晶硅制硅薄膜晶体管构成。还有，即使采用通常的玻璃基板(应变点在600℃以下的玻璃基板)，为了不因应变点以上的工序而产生翘曲或弯曲，上述多晶硅晶体管要在600℃以下的工艺温度下制造。
由多晶硅制硅薄膜晶体管形成的上述电路，其驱动电压Vdd设定为例如12V左右。另外，图2中控制电路25是在与上述各电路22～24及26不同的基板上以单晶硅晶体管形成的，驱动电压Vhh为例如3V或3V以下，设定为低于上述多晶硅电路的驱动电压Vdd的值。
下面说明工作情况。由控制电路生成的3V、3MHz的时钟信号ck及具有互补关系的反相时钟信号ckb利用图1的液晶显示板10内的升压电平移动电路13a及13b升压至12V。各自的信号利用2分频器14a及14b，将频率降低一半，生成两个具有互补关系的信号。即由时钟信号ck生成12V、1.5MHz的时钟信号CK1及其互补信号即反相时钟信号CK1B。同时，由时钟信号ck的反相时钟信号ckb生成12V、1.5MHz的时钟信号CK2及其互补信号即反相时钟信号CK2B。
来自外部控制电路25的数据信号线驱动电路用开始脉冲信号sp及具有互补关系的反相开始脉冲信号spb，利用升压电平移动电路13c升压至12V，输入至移位寄存器16a及16b，另外，各时钟信号利用由来自外部控制电路25的数据信号线驱动电路用开始脉冲信号sp及具有互补关系的反相开始脉冲信号spb控制的降压电平移动电路15a、15b、15c及15d，从12V降压至3V。该低逻辑振幅时钟信号在数据信号线驱动电路12内传输，在移位寄存器的各级再升压至逻辑运算动作需要的高逻辑振幅即12V，用于脉冲移位。然后生成取样脉冲，用取样电路17对数据信号进行取样，输出给数据信号线(在图1中未图示)，进行显示。
图3及图4所示为上述2分频器14a及14b电路图之一例。利用输入频率f的时钟信号的方法，向输出端Q及其具有互补关系的输出端QB分别输出频率f/2的时钟信号及反相时钟信号。图3为与输入时钟信号的上升沿同步动作的上升沿型，图4为与输入时钟信号下降沿同步动作的下降沿型。
图5为数据信号线驱动电路的信号时序图。若以下升沿型为例进行说明，则上升沿型2分频器14a与利用电平移动电路13a升压的时钟信号CK的上升沿同步生成时钟信号CK1及其互补信号即反相时钟信号CK1B。另外，上升沿型2分频器14b与利用电平移动电路13b升压的反相时钟信号CKB的上升沿同步生成时钟信号CK2及其互补信号即反相时钟信号CK2B。这样，时钟信号CK1与CK2互相之间具有1/4周期的相位差，另外，时钟信号CK1B与CK2B也具有1/4周期的相位差。
这里采用的是上升沿型，当然也可以采用下降沿型。
然后，利用图1的降压电平移动电路15a～15d进行降压，以及利用各级的升压电平移动电路进行升压，时钟信号CK1及反相时钟信号CK1B被输入至移位寄存器16a，时钟信号CK2及反相时钟信号CK2B输入至移位寄存器16b。取样脉冲S1与CK1的上升沿同步，取样脉冲S2与CK2的上升沿同步。另外，取样脉冲S3与CK1B的上升沿同步，取样脉冲S4与CK2B的上升沿同步。以此生成决定对数据进行取样的时序的依次传输的取样脉冲。
图6所示为本发明可采用的低电压信号发生器即降压电平移动电路的电路图的例子。该降压电平移动电路由4个晶体管及1个反相器构成，高逻辑振幅时钟信号与所述晶体管的栅极连接作为输入(INPUT)，低逻辑振幅信号即开始脉冲信号sp或反相开始脉冲信号spb与所述晶体管的源极连接。开始脉冲信号sp在1个栅极扫描时间的几乎全部期间内为低电位Vss。另外，反相开始脉冲信号spb在1个栅极扫描时间的几乎全部期间内为高电位Vhh。在这里，Vhh由于是外部控制电路25的输出，因此是低电压振幅的高电平，在前述图1的情况下为3V。由于用12V的高逻辑振幅信号来控制晶体管的开与关，因此使与源极连接的高电位Vhh的反相开始脉冲信号spb或与源极连接的低电压Vss的开始脉冲信号sp通过。本降压电平移动电路生成输出及具有互补关系的反相输出。
在本构成中，由于不需要为了驱动降压电平移动电路而准备重新供给低逻辑振幅的高电位用的电源，因此可以减少外部控制电路25与液晶显示板的接口端子数。在本例中采用开始脉冲及反相开始脉冲，但也可以用其他低逻辑振幅信号。图6所示的本低电压信号发生器即降压电平移动电路是仅由N型晶体管构成的，当然也可以仅由P型晶体管或由采用N型晶体管与P型晶体管的CMOS构成。
图14所示为图6所示的低电压信号发生器即降压电平移动电路的时序图。数据信号线驱动电路开始脉冲信号sp及反相开始脉冲信号spb是高电位为Vhh、低电位Vss的3V(＝Vhh-Vss)的脉冲。另一方面，由于输入是对频率进行2分频的逻辑运算后的输出，因此具有高电位为Vdd、低电位为Vss的12V(＝Vdd-Vss)的振幅。利用该高逻辑振幅信号进行开与关，以此生成高电位Vhh、低电位为Vss的3V(＝Vhh-Vss)的时钟信号及反相时钟信号。
图7所示为本发明可采用的低电压信号发生器即降压电平移动电路的电路图的例子。该降压电平移动电路由4个晶体管及1个反相器构成，高逻辑振幅时钟信号与所述晶体管的栅极连接作为输入(INPUT)，低逻辑振幅信号即反相开始脉冲信号spb或高逻辑振幅及低逻辑振幅的低电平即电源电位Vss被送到所述晶体管的源极。反相开始脉冲信号spb在1个栅极扫描时间的几乎全部期间内为高电位Vhh。在这里，Vhh由于是外部控制电路25的输出，因此是低电压振幅的高电平，在前述图1的情况下为3V。由于利用12V的高逻辑振幅信号来控制晶体管的开与关，因此使与源极连接的反相开始脉冲信号spb的高电位Vhh或与源极连接的高逻辑振幅及低逻辑振幅的低电位Vss通过。
在本构成中，由于不需要为了驱动降压电平移动电路而准备重新供给低逻辑振幅的高电位用的电源，因此可以减少外部控制电路25与液晶显示板的接口端子数。在本例中采用反相开始脉冲，但也可以用其他的低逻辑振幅信号。图7所示的本低电压信号发生器即降低电平移动电路是仅由N型晶体管构成的，当然也可以仅由P型晶体管或由采用N型晶体管及P型晶体管的CMOS构成。
图15所示为图7所示的低电压信号发生器即降压电平移动电路的时序图。反相开始脉脉冲信号spb是高电位为Vhh、低电位为Vss的3V(＝Vhh-Vss)的脉冲。另外，由于输入是将频率进行2分频的逻辑运算后的输出，因此具有高电位为Vdd、低电位为Vss的12V(＝Vdd-Vss)的振幅。利用该高逻辑振幅信号进行开与关，生成高电位为Vhh、低电位为Vss的3V(＝Vhh-Vss)的时钟信号及反相时钟信号。
图8所示为本发明可采用的低电压信号发生器即降压电平移动电路的电路图的例子。该降压电平移动电路由4个晶体管及1个反相器构成，高逻辑振幅时钟信号与所述晶体管的栅极连接作为输入(INPUT)，低逻辑振幅信号即开始脉冲信号sp或逻辑振幅的高电平即电源电位Vhh与所述晶体管的源极连接。开始脉冲信号sp在1个栅极扫描时间的几乎全部期间内为低电位Vss。在这里，Vhh由于是外部控制电路25的输出，因此在上述图1的情况下为3V。由于利用12V的高逻辑振幅信号来控制晶体管的开与关，因此使与源极连接的开始脉冲信号sp的低电位Vss或与源极连接的低逻辑振幅的高电位Vhh通过。
在本例中是采用开始脉冲，但也可以采用其他的低逻辑振幅信号。图8所示的本低电压信号发生器即降压电平移动电路是仅由N型晶体管构成的，当然也可以仅由P型晶体管或由采用N型晶体管及P型晶体管的CMOS构成。
图16为表示图8所示的低电压信号发生器即降压电平移动电路的时序图。开始脉冲信号sp是高电位为Vhh、低电位为Vss的3V(＝Vhh-Vss)脉冲。另外，由于输入是将频率进行2分频的逻辑运算后的输出，因此具有高电位为Vdd、低电位为Vss的12V(＝Vdd-Vss)的振幅。利用高逻辑振幅信号进行开与关，生成高电位为Vhh、低电位为Vss的3V(＝Vhh-Vss)的时钟信号及反相时钟信号。
图9所示为本发明可采用的低电压信号发生器即降低电平移动电路的电路图的例子。该降压电平移动电路由4个晶体管及1个反相器构成，高逻辑振幅时钟信号与所述晶体管的栅极连接作为输入(INPUT)，低逻辑振幅的高电平即电源电位Vhh或高逻辑振幅及低逻辑振幅的低电平即电源电位Vss与所述晶体管的源极连接。低逻辑振幅的高电位Vhh或高逻辑振幅及低逻辑振幅的低电位Vss在外部控制电路25生成，Vhh在前述图1的情况下为3V。由于利用12V的高逻辑振幅信号来控制晶体管的开与关，因此使与源极连接的低逻辑振幅的高电位Vhh或高逻辑振幅及低逻辑振幅的低电位Vss通过。
图9所示的本低电压信号发生器即降压电平移动电路是仅由N型晶体管构成的，当然也可以仅由P型晶体管或由采用N型晶体管及P型晶体管的CMOS构成。
图17为表示图9所示的低电压信号发生器即降压电平移动电路的时序图。由于低逻辑振幅的高电位为Vhh，高逻辑振幅及低逻辑振幅的低电位为Vss，因此电位差为3V(＝Vhh-Vss)。另外，由于输入是将频率进行2分频的逻辑运算后的输出，因此具有高电位为Vdd、低电位为Vss的12V(＝Vdd-Vss)的振幅。利用该高逻辑振幅信号进行开与关，生成高电位为Vhh、低电位为Vss的3V(＝Vhh-Vss)的时钟信号及反相时钟信号。
图10所示为本发明可采用的低电压信号发生器即将低电平移动电路的电路图的例子。该降压电平移动电路由2个晶体管及1个反相器构成，高逻辑振幅时钟信号与所述晶体管的栅极连接作为输入(INPUT)，低逻辑振幅信号即开始脉冲信号sp或反相开始脉冲信号spb与所述晶体管的源极连接。开始脉冲信号sp在1个栅极扫描时间的几乎全部期间内为低电位Vss。另一方面，反相开始脉冲信号spb在1个栅极扫描时间的几乎全部期间内也是高电位Vhh。在这里，Vhh由于是外部控制电路5的输出，因此是低电压振幅的高电平，在前述图1的情况下为3V。由于利用12V的高逻辑振幅信号来控制晶体管的开与关，因此使与源极连接的反相开始脉冲信号spb的高电位Vhh或与源极连接的开始脉冲信号sp的低电位Vss通过。本降压电平移动电路生成输出信号。
在本构成中，由于不需要为了驱动降压电平移动电路而准备重新供给低逻辑振幅的高电位用的电源，因此可以减少外部控制电路25与液晶显示板的接口端子数。在本例中是采用开始脉冲及反相开始脉冲的，但也可以用其他的低逻辑振幅信号。图10所示的本低电压信号发生器即降低电平移动电路是仅由N型晶体管构成的，当然也可以仅由P型晶体管或由采用N型晶体管及P型晶体管的CMOS构成。
图18为图10所示的低电压信号发生器即降压电平移动电路的时序图。数据信号线驱动电路的开始脉冲信号sp及反相开始脉冲信号spb是高电位为Vhh、低电位为Vss的3V(＝Vhh-Vss)的脉冲。另外，由于输入是将频率进行2分频的逻辑运算后的输出，因此具有高电位为Vdd、低电位为Vss的12V(＝Vdd-Vss)的振幅。利用该高逻辑振幅信号进行开与关，生成高电位为Vhh、低电位为Vss的3V(＝Vhh-Vss)的时钟信号。
图11所示为本发明可采用的低电位信号发生器即降低电平移动电路的电路图的例子。该降压电平移动电路由2个晶体管及1个反相器构成，高逻辑振幅时钟信号与所述晶体管的栅极连接作为输入(INPUT)，低逻辑振幅信号即反相开始脉冲spb或高逻辑振幅及低逻辑振幅的低电平即电源电位Vss与所述晶体管的源极连接，反相开始脉冲信号spb在1个栅极扫描时间的几乎全部期间内为高电位Vhh。在这里，Vhh由于是外部控制电路25的输出，因此是低电压振幅的高电平，在前述图1的情况下为3V。由于利用12V的高逻辑振幅信号来控制晶体管的开与关，因此使与源极连接的反相开始脉冲信号spb的高电位Vhh或与源极连接的高逻辑振幅及低逻辑振幅的低电压Vss通过。
在本构成中，由于不需要为了驱动降压电平移动电路而准备重新供给低逻辑振幅的高电位用的电源，因此可以减少外部控制电路25与液晶显示板的接口端子数。在本例中是采用反相开始脉冲，但也可以用其他的低逻辑振幅信号。图11所示的本低电压信号发生器即降低电平移动电路是仅由N型晶体管构成的，当然也可以仅由P型晶体管或由采用N型晶体管及P型晶体管的CMOS构成。
图19所示为图11所示的低电压信号发生器即降压电平移动电路的时序图。反相开始脉冲信号spb是高电位为Vhh、低电位为Vss的3V(＝Vhh-Vss)的脉冲。另外，由于输入是将频率进行2分频的逻辑运算后的输出，因此具有高电位为Vdd、低电位为Vss的12V(＝Vdd-Vss)的振幅。利用该高逻辑振幅信号进行开与关，生成高电位为Vhh、低电位为Vss的3V(＝Vhh-Vss)的时钟信号。
图12所示为本发明可采用的低电压信号发生器即降低电平移动电路的电路图的例子。该降压电平移动电路由2个晶体管及1个反相器构成，高逻辑振幅时钟信号与所述晶体管的栅极连接作为输入(INPUT)，低逻辑振幅信号即开始脉冲信号sp或低逻辑振幅的高电平即电源电位Vhh与述晶体管的源极连接。开始脉冲信号sp在1个栅极扫描时间的几乎全部期间内为低电位Vss。在这里，Vhh由于是外部控制电路25的输出，因此在图1的情况下为3V。由于利用12V的高逻辑信号来控制晶体管的开与关，因此使与源极连接的开始脉冲信号sp的低电位Vss或与源极连接的低逻辑振幅的高电位Vhh通过。
在本例中是采用开始脉冲的，但也可以采用其他的低逻辑振幅信号。图12所示的本低电压信号发生器即降压电平移动电路是仅由N型晶体管构成的，当然也可以仅由P型晶体管或由采用N型晶体管及P型晶体管的CMOS构成。
图20是表示图12所示的低电压信号发生器即降压电平移动电路的时序图。开始脉冲信号sp是高电位为Vhh、低电位为Vss的3V(＝Vhh-Vss)的脉冲。另外，由于输入是将频率进行2分频的逻辑运算后的输出，因此具有高电位为Vdd、低电位为Vss的12V(＝Vdd-Vss)的振幅。利用高逻辑振幅信号进行开与关，生成高电位为Vhh、低电位为Vss的3V(＝Vhh-Vss)的时钟信号。
图13所示为本发明可采用的低电压信号发生器即降低电平移动电路的电路图的例子。该降压电平移动电路由2个晶体管及1个反相器构成，高逻辑振幅时钟信号与所述晶体管的栅极连接作为输入(INPUT)，低逻辑振幅的高电平即电源电位Vhh或高逻辑振幅及低逻辑振幅的低电平即电源电位Vss与所述晶体管的源极连接。低逻辑振幅的高电位Vhh或高逻辑振幅及低逻辑振幅的低电位Vss在外部控制电路25生成，Vhh在前述图1的情况下为3V，由于利用12V的高逻辑振幅信号来控制晶体管的开与关，因此使与源极连接的低逻辑振幅的高电位Vhh或高逻辑振幅及低逻辑振幅的低电位Vss通过。
图13所示的本低电压信号发生器即降压电平移动电路是仅由N型晶体管构成的，当然也可以仅由P型晶体管或由采用N型晶体管及P型晶体管的CMOS构成。
图21所示为图13所示的低电压信号发生器即降压电平移动电路的时序图。由于低逻辑振幅的高电位为Vhh，高逻辑振幅及低逻辑振幅的低电位为Vss，因此电位差为3V(＝Vhh-Vss)。另外，由于输入是将频率进行2分频的逻辑运算后的输出，因此具有高电位为Vdd、低电位为Vss的12V(＝Vdd-Vss)的振幅。利用该高逻辑振幅信号进行开与关，生成高电位为Vhh、低电位为Vss的3V(＝Vhh-Vss)的时钟信号。
由图6～图13所示的低电压信号发生器即降压电平移动电路是一个例子，也可以是利用高逻辑振幅信号输出低逻辑振幅信号的其他构成。
利用本实施形态，由于液晶显示板实现低电压输入，同时使通过数据信号线驱动电路的时钟信号为低电压，因此能够实现低消耗功率。例如在本例中，由于能够将电压从12V降至3V，因此时钟信号线的消耗功率能够大幅度减少至1/16。还有，由于使电压降低，因此还能够减少不需要的辐射。
本实施形态不仅适用于液晶显示装置的数据信号线驱动电路，还能够适用于扫描信号线驱动电路。另外还能够用于有机EL(Electro Luminescence，场致发光)(OLED)等其他显示装置。
本实施形态是一个具体的例子。图22所示为一般的情况。在由需要高逻辑振辐信号的逻辑运算电路31及逻辑运算电路35和在它们之间具有负载电容的传输系统33构成的电路中，在逻辑运算电路31与传输系统33之间设置从高逻辑振幅信号变换为低逻辑振辐信号的降压电平移动电路32，在传输系统33与逻辑运算电路35之间，设置从低逻辑振幅信号变换为高逻辑振幅信号的升压电平移动电路34，这样构成电路。这样，能够大幅度减少与电压平方成正比的负载电容布线的消耗功率，同时能够减少不需要的辐射。
图22所示的电路不仅可以用于液晶显示器装置，还可以用于有机EL(OLED)等其他有源矩阵型显示装置。
[实施形态2]
下面根据图2及图23说明本发明的另一实施形态。另外，为了说明方便起见，与前述实施形态的附图所示的构件具有相同功能的部分附加相同的符号，并省略其说明。
本发明可广泛适用于采用多晶硅的电路，下面作为其理想的例子对用于单相时钟信号输入的图像显示装置的情况进行说明。
为了驱动将一般的D触发器作为构成要素的移位寄存器，如图30所示，需要时钟信号和与其有互补关系的反相时钟信号。图23所示为基本图像显示装置的总体结构图即图2中的数据信号线驱动电路。也就是说，图像显示装置40由接受来自外部控制电路25的时钟信号生成反相时钟信号的逻辑运算电路41、以及在具有在各级分散配置电平移动电路的移位寄存器46和取样电路47的数据信号线驱动电路42构成。在图23的图示中省略了显示部及扫描信号线驱动电路。
为了减少制造工时和减少布线电容，将上述逻辑运算电路41、数据信号线驱动电路42、未图示的显示部及扫描信号线驱动电路设置在同一基板上。另外，为了集成更多的像素，扩大显示面积，上述各驱动电路及逻辑电路由玻璃基板上形成的多晶硅薄膜晶体管构成。再有，即使采用通常的玻璃基板(应变点在600℃以下的玻璃基板)，为了不因应变点以上的工艺而产生翘曲，上述多晶硅晶体管要在600℃以下的工艺温度下制造。
由于多晶硅薄膜晶体管形成的上述电路，其驱动电压Vdd设定为例如12V左右。另外，在图2中，控制电路25是在与上述各电路22～24及26不同的基板上以单晶硅晶体管形成，驱动电压Vhh设定为例如3V或3V以下，为低于上述多晶硅电路的驱动电压Vdd的值。
下面说明工作情况，来自外部控制电路25的数据信号线驱动电路用开始脉冲信号sp及具有互补关系的反相开始脉冲信号spb，利用升压电平移动电路43b升压至12V，输入至移位寄存器46。另外，由控制电路25生成的3V时钟信号ck，利用液晶显示板40内的电平移动电路43a升压至12V。升压的信号利用反相器44，生成具有互补关系的12V反相时钟信号CKB。反相时钟信号CKB通过利用来自外部控制电路25的数据信号线驱动电路用开始脉冲信号sp及具有互补关系的反相开始脉冲信号spb控制的降压电平移动电路45，从12V降压至3V。该低逻辑振幅反相时钟信号ckb和未利用升压电平移动电路43a升压的时钟信号ck在数据信号线驱动电路42内传输，在移位寄存器的各级再升压为逻辑运算动作所需要的高逻辑振幅即12V，用于脉冲移位。然后，生成取样脉冲，在取样电路47对数据信号进行取样，输出到各数据信号线(在图23中未图示)，进行显示。
采用本实施形态，由于反相时钟信号在液晶显示板内生成，因此不需要从外部输入，可以减少接口的端子数。
本实施形态所用的低电压信号发生器即降压电平移动电路，是图6～图13所示的电路，但也可以是利用高逻辑振幅信号输出低逻辑振幅信号的其他构成。关于低电压信号发生器即降压电平移动电路的工作，与实施形态1说明的相同。
采用本发明，由于液晶显示板实现低电压输入，同时使通过数据信号线驱动电路的时钟信号为低电压，因此能够实现低功率消耗。例如在本例中，由于能够将电压从12V降至3V，因此时钟信号线的消耗功率能够大幅度减少至1/16。还有，由于使电压降低，因此还能够减少不需要的辐射。
本发明不仅适用于液晶显示装置的数据信号线驱动电路，还能够用于扫描线驱动电路。另外还能够用于有机EL(OLED)等其他显示装置。
[实施形态3]
下面根据图2及图24说明本发明的另一其他实施形态。另外，为了说明方便起见，与前述实施形态的附图所示的构件具有相同功能的构件附加相同的符号，并省略其说明。
本发明可广泛适用于采用多晶硅的逻辑电路，下面作为其理想的例子，说明适用于数字输入的图像显示装置的情况。
图24所示为基本图像显示装置中的数据信号线驱动电路，也就是图像显示装置的数据据信号线驱动电路50接受来自外部电路的时钟信号ck、反相时钟信号ckb、开始脉冲sp、反相开始脉冲spb等控制信号及数字数据输入信号(digital input)而动作，由分散配置电平移动电路的移位寄存器51及对数据进行取样的取样电路56构成，所述移位寄存器是使高频信号降为1/6频率及对数/模转换器(下面称为DA转换器)进行控制用的移位寄存器，是对分散配置电平移动电路的移位寄存器51、6个同时进行DA转换的6相DA转换器52、将低逻辑振幅信号变换为高逻辑振幅信号的升压电平移动电路53、将高逻辑振幅信号变换为低逻辑振幅信号的降压电平移动电路54a及54b、以及对取样电路56进行控制用的移位寄存器，在图24的图示中省略了显示部及扫描信号线驱动电路。
为了减少制造工时和减少布线电容，将上述数据信号线驱动电路50、未图示的显示部及扫描信号线驱动电路设置在同一基板上。另外，为了集成更多的像素，扩大显示面积，上述各驱动电路及逻辑运算电路由玻璃基板上形成的多晶硅薄膜晶体管构成。还有，即使采用通常的玻璃基板(应变点在600℃以下的玻璃基板)，为了不因应变点以上的工艺而产生翘曲或弯曲，上述多晶硅晶体管要在600℃以下的工艺温度下制造。
由多晶硅薄膜晶体管形成的上述电路，其驱动电压Vdd设定为例如12V左右。另外，控制电路25(参照图2)是在与数据信号线驱动电路、显示部及扫描信号线驱动电路不同的基板上以单晶硅晶体管形成的，驱动电压Vhh设定为例如3V或3V以下，为低于上述多晶硅电路的驱动电压Vdd的值。
下面说明工作情况，将来自外部控制电路25的低逻辑振幅即3V的开始脉冲信号sp及反相开始脉冲信号spb输入至升压电平移动电路53，生成高逻辑振幅信号即12V的开始脉冲信号SP。该12V的开始脉冲信号SP、来自外部控制电路25的低逻辑振幅即3V的时钟信号ck及反相时钟信号ckb被输入至在各级配置电平移动电路的移位寄存器51。利用开始脉站信号SP使移位寄存器51开始工作。作为低逻辑振幅信号的时钟信号ck及反相时钟信号ckb用各级的电平移动电路升压至12V，用于驱动移位寄存器。移位寄存器以3MHz工作，但为了重新输出将6个数字数据一次用6个DA转换器52进行DA转换(数/模转换)用的信号作为时钟信号，将频率变换为500KHz。该高逻辑振幅12V的时钟信号CK及反相时钟信号CKB，通过利用低逻辑振幅3V的开始脉冲信号sp及反相开始脉冲信号spb控制的构成低电压时钟信号发生器即降压电平移动电路54a及54b，生成低逻辑振幅3V的时钟信号ck及反相时钟信号ckb。利用这些低逻辑振辐时钟信号ck及反相时钟信号ckb和用升压电平移动电路53变换为高逻辑振辐12V信号的开始脉冲信号SP，使在各级配置升压电平移动电路的移位寄存器55工作。根据由移位寄存器55决定的时序，将利用6相DA转换器52变换的模拟电压用取样电路56输出给数据信号线(未图示)，以进行显示。
移位寄存器55内的时钟信号线与移位寄存器的级数和与移位寄存器大致相同长度的布线成正比地形成负载电容，由此产生功率消耗，但由于将高逻辑振幅即移位寄存器51的输出时钟信号利用作为低电压时钟信号发生器的降压电平移动电路54a及54b变换为低逻辑振幅信号进行传输，因此能够实现低功率信号。例如在本例中，由于能够将电压从12V降至3V，因此时钟信号线的消耗功率能够大幅度减少至1/16。还有，由于使电压降低，因此还能够减少不需要的辐射。
本发明所用的低电压信号发生器即降压电平移动电路，是图6～图13所示的电路，但也可以是利用高逻辑振幅信号输出低逻辑振幅信号的其他构成。关于低电压信号发生器即降压电平移动电路的工作，与实施形态1说明的相同。
本发明不仅可用于液晶显示装置，还可以用于有机EL(OLED)等其他的有源矩阵型显示装置。
如上面所详细叙述，采用本发明，将把需要高逻辑振辐信号的多个逻辑运算部加以连接的负载电容线路上传输的信号作为低逻辑振辐信号，以此能够大幅度降低功率消耗并减少不需要的幅射。
[实施形态4]
下面根据图25～图27说明本发明的再一个实施形态。图25所示为本实施形态的信号处理电路的结构简图。
信号处理电路60是具有以高逻辑振幅信号工作的第1逻辑运算电路61、以振幅小于该高逻辑振幅信号的低逻辑振幅信号工作的第2逻辑运算电路64、以及在它们之间的负载电容即传输系统63的信号处理电路，在该信号处理电路中，采用在第1逻辑运算电路61与传输系统63之间，设置将高逻辑振幅信号变换为低逻辑振幅信号的降压电平移动电路即低电压信号发生器62的电路结构。
一般情况下，电路的电源电压越高，该电路越能够高速动作。关于这一点，将为了确认晶体管的性能而频繁使用的环型振荡器作为电路的例子，参照图26及图27进行说明。
如图26所示，环型振荡器70由奇数级的反相器71…构成，形成将最后一级反相器71的输出输入第1级反相器71的结构。反相器71是将高电平信号输入变换为低电平信号输出，或将低电平信号输入变换为高电平信号输出的电路。因而，由奇数级反相器71…构成的环型振荡器70能够振荡。晶体管的性能越好，环型振荡器70越能以高频起振。
图27所示为环型振荡器70的振荡频率与电源电压的关系。这里使用的环型振荡器70由19级反相器71…构成，各反相器71采用n型晶体管的沟道长L为6μm、沟道宽W为8μm，p型晶体管的沟道长L为6μm、沟道宽W为6μm的多晶硅晶体管。
参照图27就可以理解，随着电源电压VDD的增加，环型振荡器的振荡频率fosc增加。例如，电源电压VDD为4V时，振荡频率fosc约为1.5MHz，而电源电压VDD为12V时，振荡频率fosc约为12MHz。
也就是说，只要以低速处理的电路，可以降低电源电压。因此，图25所示的第2逻辑运算电路64，若处理速度可以比第1逻辑运算电路61的速度要低，则可以以低逻辑振幅信号进行驱动。
这时，对于传输系统63，由于利用降压电平移动电路62以低逻辑振幅信号传输，因此在传输系统63与第2逻辑运算电路64之间，不需要设置图22所示的将低逻辑振幅信号变换为高逻辑振幅信号的升压电平移动电路34，这样能够抑制电路规模的增大。
又，参照图22及图25，由于不管第2逻辑运算电路35及64是以高逻辑振幅信号工作，还是以低逻辑振幅信号工作，在传输系统63是利用降压电平移动电路62传输低逻辑振幅信号，因此能够大幅度减少与电压平方成正比的负载电容布线的消耗功率，同时能够减少不需要的幅射。
另外，本实施形态能够广泛适用于采用单晶硅或多晶硅的电路。还有，本实施形态不仅可以用于液晶显示装置，还可以用于有机EL(OLED)等其他有源矩阵型显示装置。
如上所述，本发明的信号处理电路由采用高逻辑振幅信号进行逻辑运算的第1逻辑运算电路、具有负载电容的传输系统、以及降压电平移动电路即低电压信号发生器构成，所述降压电平移动电路是从第1逻辑运算电路输入高逻辑振幅信号，将输入的高逻辑振幅信号变换为振幅小于该高逻辑振幅信号的低逻辑振幅信号，并将变换的低逻辑振幅信号输出给上述传输系统的电路。
这样，在第1逻辑运算电路，采用高逻辑振幅信号，不会引起误动作，能够高速运算，同时在作为负载电容的传输系统，采用低逻辑振幅信号，能够以低消耗功率传输来自第1逻辑运算电路的输出信号。因此具有这样的效果，即在具有需要高逻辑振幅信号的逻辑运算部的构成中，能够抑制消耗功率的增加，抑制不需要的幅射。
另外，作为与上述传输系统连接的第2逻辑运算电路，可以是采用上述低逻辑振幅信号进行逻辑运算的电路，也可以是采用高逻辑振幅信号进行逻辑运算的电路。例如由多晶硅制硅薄膜晶体管构成的逻辑运算电路，若需要进行高速处理，则必须以高逻辑振幅信号驱动，而进行低速处理即可，则可以以低逻辑振幅信号驱动。在上述构成中，由于在第1逻辑运算电路与传输系统之间设置降压电平移动电路，因此和在传输系统与第2逻辑运算电路之间设置降压电平移动电路的情况相比，具有能够抑制消耗功率增加和抑制不需要的幅射的效果。
在第2逻辑运算电路是采用高逻辑振幅信号进行逻辑运算的电路时，在上述传输系统与第2逻辑运算电路之间，配备将从上述传输系统输入的低逻辑振幅信号变换为振幅大于该低逻辑振幅信号的高逻辑振幅信号后输出给第2逻辑运算电路的升压电平移动电路。这样得到的效果是，即使在第2逻辑运算电路采用高逻辑振幅信号，也不会引起误动作，能够进行高速运算。另外，在第1逻辑运算电路所用的高逻辑振幅信号与在第2逻辑运算电路所用的高逻辑振幅信号，可以相同振幅，也可以不同振幅。
另外，在第2逻辑运算电路是采用低逻辑振幅信号进行逻辑运算的电路时，由于在传输系统与第2逻辑运算电路之间不需要设置升压电平移动电路，因此具有抑制电路规模增大的效果。
另外，本发明的信号处理电路，如上所述，在上述构成中第1逻辑运算电路及第2逻辑运算电路的至少一个运算电路是由多晶硅制硅薄膜晶体管构成的。
采用上述结构，第1逻辑运算电路及第2逻辑运算电路的至少一个运算电路是由多晶硅制硅薄膜晶体管构成的。因此除了上述结构产生的效果外，还具有能够更灵活地适应后级电路的效果。
另外，本发明的低电压信号发生器，如上所述，是具备采用高逻辑振幅信号进行逻辑运算的第1逻辑运算电路及有负载电容的传输系统的信号处理电路中设置的低电压信号发生器，具有将高逻辑振幅信号变换为振幅小于该高逻辑振幅信号的低逻辑振幅信号的结构。上述低电压信号发生器最好设置在第1逻辑运算电路的输出侧与上述传输系统之间。
采用上述构成，如上所述，在第1逻辑运算电路，采用高逻辑振幅信号，不会引起误动作，能够高速运算，同时在作为负载电容的传输系统，采用低逻辑振幅信号，能够以低功率消耗传输来自第1逻辑运算电路的输出信号。因此具有这样的效果，即在具有需要高逻辑振幅信号的逻辑运算部的结构中，能够抑制消耗功率的增加，抑制不需要的幅射。
也就是说，是将需要高逻辑振幅信号的逻辑运算部与为了降低消耗功率而希望用低逻辑振幅信号的上述传输系统加以组合而成的信号处理电路中设置的低电压信号发生器，其效果是，能够提供可以从高逻辑振幅信号生成低逻辑振幅信号的降压电平移动电路即低电压信号发生器。
另外，本发明的低电压信号发生器是这样构成的，即如上所述，在上述构成中具有构成门电路的多个晶体管，该晶体管由1个或多个低电平输出用晶体管及1个或多个高电平输出用晶体管构成，上述低电平输出用晶体管，其栅极上输入上述高逻辑振幅信号，在其输入侧输入在上述高逻辑振幅信号被输入期间为低电平电位的低逻辑振幅信号、生成上述低逻辑振幅信号的低电平电源的低电平电位、以及生成上述高逻辑振幅信号的高电平电源的低电平电位中的某一个信号，从其输出侧输出作为低逻辑振幅信号的低电平电位，上述高电平输出用晶体管，其栅极上输入上述高逻辑振幅信号，在其输入侧输入在上述高逻辑振幅信号被输入期间为高电平电位的低逻辑振幅信号、以及上述低电平电源的高电平电位中的某一个信号，从其输出侧输出作为低逻辑振幅信号的高电平电位。
采用上述构成，利用上述高逻辑振幅信号使上述栅极电路开与关，从上述各晶体管输出低逻辑振幅信号。因此，除了上述构成产生的效果外，还具有能够以简单的结构实现上述低电压信号发生器的效果。
另外，本发明的低电压信号发生器的结构如上所述，是在上述构成中，上述信号处理电路用于具有矩阵状配置的多个像素、在上述多个像素的每一列设置的多条数据信号线、在上述多个像素的每一行设置的多条扫描信号线、驱动上述多条数据信号线的数据信号线驱动电路、以及驱动上述多条扫描信号线的扫描信号线驱动电路的图像显示装置，在上述高逻辑振幅信号被输入期间低电平电位的低逻辑振幅信号，是表示上述数据信号线驱动电路的工作开始时期的开始脉冲信号，在上述高逻辑振幅信号被输入期间高电平电位的低逻辑振幅信号是上述开始脉冲信号的反相信号。
采用上述构成，利用上述高逻辑振幅信号使上述栅极电路开与关，从上述晶体管输出低逻辑振幅信号。因此，除了上述构成产生的效果外，还具有能够以简单的结构实现上述低电压信号发生器的效果。
另外，本发明的低电压信号发生器的结构如上所述，是除了上述构成外，上述多个晶体管还分别输出上述低逻辑振幅信号及其反相信号的结构。 采用上述构成，输出上述低逻辑振幅信号及其反相信号。因此，除了上述构成产生的效果外，还具有能够更灵活适应后级电路的效果。
另外，本发明的低电压信号发生器，如上所述，除了上述构成外，是多晶硅制的硅薄膜晶体管构成的。
采用上述构成，上述第1逻辑运算电路及第2逻辑运算电路的至少一个运算电路或上述低电压信号发生器是由多晶硅制硅薄膜晶体管构成的。因此，除了上述构成产生的效果外，还具有能够更灵活适应后级电路的效果。
另外，本发明的图像显示装置，如上所述，是具有矩阵状配置的多个像素、在上述多个像素的每一列设置的多条数据信号线、在上述多个像素的每一行设置的多条扫描信号线、驱动上述多条数据信号线的数据信号线驱动电路、以及驱动上述多条扫描信号线的扫描信号线驱动电路的图像显示装置，在上述图像显示装置中，上述数据信号线驱动电路及上述扫描信号线驱动电路的某一个驱动电路或两个驱动电路具有采用高逻辑振幅信号进行逻辑运算的第1逻辑运算电路、有负载电容的传输系统、以及降压电平移动电路即低电压信号发生器，所述降压电平移动电路从第1逻辑运算电路输入高逻辑振幅信号，将输入的高逻辑振幅信号变换为振幅小于该高逻辑振幅信号的低逻辑振幅信号，并将变换的低逻辑振幅信号输出给上述传输系统。
这样，具有的效果是，在作为第1逻辑运算电路的例如将输入时钟信号分频的电路中，采用高逻辑振幅信号，能够不引起误动作地高速运算，同时在具有负载电容的传输系统中，采用低逻辑振幅信号，能够以低消耗功率传输第1逻辑运算电路的输出信号。因此，在图像显示装置中，具有能够同时实现高速逻辑运算及低消耗功率的效果。
另外，作为与上述传输系统连接的第2逻辑运算电路，可以是采用上述低逻辑振幅信号进行逻辑运算的电路，也可以是采用高逻辑振幅信号进行逻辑运算的电路。在上述构成中，由于在第1逻辑运算电路与传输系统之间设置降压电平移动电路，因此和在传输系统与第2逻辑运算电路之间设置降压电平移动电路的情况相比，具有能够抑制消耗功率的增加和抑制不需要的幅射的效果。
在第2逻辑运算电路是采用高逻辑振幅信号进行逻辑运算的电路时，在上述传输系统与第2逻辑运算电路之间，配备将从上述传输系统输入的低逻辑振幅信号变换为振幅大于该低逻辑振幅信号的高逻辑振幅信号后输出给第2逻辑运算电路的升压电平移动电路。这样做得到的效果是，即使在作为第2逻辑运算电路的例如移位寄存器，也可以采用高逻辑振幅信号而能够不引起误动作地进行高速运算。另外，在第1逻辑运算电路所用的高逻辑振幅信号与在第2逻辑运算电路所用的高逻辑振幅信号，可以相同振幅，也可以不同振幅。
另外，在第2逻辑运算电路是采用低逻辑振幅信号进行逻辑运算的电路时，由于在传输系统与第2逻辑运算电路之间不需要设置升压电平移动电路，因此具有能够抑制电路规模增大的效果。
另外，本发明的图像显示装置的构成是，如上所述，除了上述构成外，第1逻辑运算电路是将时钟信号分频的时钟信号分频电路，第2逻辑运算电路是多个移位寄存器串联的电路，各移位寄存器上连接上述升压电平移动电路。
采用上述结构，作为上述低电压信号发生器的降压电平移动电路将上述时钟信号分频电路的输出降压。因此，除了上述构成产生的效果外，还具有能够以简单的构成实现上述图像显示装置的效果。
另外，本发明的图像显示装置的构成是，如上所述，除了上述构成外，第1逻辑运算电路是从时钟信号生成反相时钟信号的反相时钟信号电路，第2逻辑运算电路是多个移位寄存器串联的电路，各移位寄存器上连接上述升压电平移动电路。
采用上述构成，作为上述低电压信号发生器的降压电平移动电路将上述反相时钟信号电路生成的反相对时钟信号降压。因此，除了上述构成产生的效果外，还具有能够以简单的构成实现上述图像显示装置的效果。
另外，本发明的图像显示装置的构成是，如上所述，除了上述构成外，上述数据信号线驱动电路还具有作为上述低电压信号发生器的降压电平移动电路，第1逻辑运算电路是多个移位寄存器串联的电路，是决定对数字数据进行取样的时序的电路即第1移位寄存器电路，第2逻辑运算电路是多个移位寄存器串联的电路，是决定输出给上述数据信号线的时序的电路即第2移位寄存电路。
采用上述构成，作为上述低电压信号发生器的降压电平移动电路将上述第1移位寄存器的输出降压。因此，除了上述构成产生的效果外，还具有能够以简单的结构实现上述图像显示装置的效果。
另外，本发明的图像显示装置，如上所述，在上述构成中，至少第1逻辑运算电路由多晶硅制硅薄膜晶体管构成。
采用上述构成，至少第1逻辑运算电路由多晶硅制硅薄膜晶体管构成。因此，除了上述构成产生的效果外，还具有能够更灵活地适应后级电路的效果。
另外，本发明的信号处理电路也可以这样构成，即在具备包含多个逻辑运算部并且包含负载的传输系统的装置，即由需要高逻辑振幅信号的逻辑运算电路1及逻辑运算电路2和它们之间的负载电容构成的电路中，在逻辑运算电路1与负载电容之间设置从高逻辑振幅信号变换为低逻辑振幅信号的降压电平移动电路，在负载电容与逻辑运算电路2之间设置从低逻辑振幅信号变换为高逻辑振幅信号的升压电平移动电路。
另外，本发明的低电压信号发生器也可以这样构成，即在该电路构成中具有其特征在于从高逻辑振幅信号变换为低逻辑振幅信号的降压电平移动电路。
另外，本发明的信号处理电路也可以这样构成，即在上述构成中，高逻辑振幅信号与构成通过门的晶体管栅极连接，源极与低逻辑振幅信号或低逻辑振幅信号的高电平电源电位或高逻辑振幅信号及低逻辑振幅信号的低电平电源电位连接，生成低逻辑振幅信号的输出。
另外，本发明的信号处理电路也可以这样构成，即在上述构成中，与晶体管的源极连接的低逻辑振幅信号是开始脉冲信号或反相开始脉冲信号。
另外，本发明的信号处理电路也可以这样构成，即在上述构成中，与晶体管的源极连接的低逻辑振幅信号是反相开始脉冲信号或高逻辑振幅信号及低逻辑振幅信号的低电平电源电位。
另外，本发明的信号处理电路也可以这样构成，即在上述构成中，与晶体管的源极连接的低逻辑振幅信号是开始脉冲信号或低逻辑振幅信号的高电平电源电位。
另外，本发明的信号处理电路也可以这样构成，即在上述构成中，与晶体管的源极连接的是低逻辑振幅信号的高电平电源电位或低逻辑振幅信号的低电平。
另外，本发明的信号处理电路也可以这样构成，即在上述构成中，高逻辑振幅信号与构成通过门的晶体管栅极连接，源极与低逻辑振幅信号或低逻辑振幅信号的高电平电源电位或高逻辑振幅信号及低逻辑振幅信号的低电平电源电位连接，生成低逻辑振幅信号的输出及反相输出。
另外，本发明的信号处理电路也可以这样构成，即在上述构成中，这些逻辑运算电路的某一个电路由多晶硅制成。
这样，能够大幅度减少与电压平方或正比的负载电容布线的消耗功率，同时能够减少不需要的幅射。
另外，本发明的图像显示装置也可以这样构成，即所述图像显示装置具有矩阵状配置的多个像素、在上述各像素的各行配置的多条数据信号线、在上述各像素的各列配置的多条扫描信号线、扫描信号线驱动电路、以及数据信号线驱动电路，所述扫描信号线驱动电路将相互不同时序的扫描信号与预先规定周期的第1时钟信号同步地，依次供给上述各扫描信号线；所述数据信号线驱动电路从与预先规定周期的第2时钟信号同步地依次供给的，而且表示上述各像素的显示状态的图像信号，对供给上述扫描信号的扫描信号线的各像素抽取数据信号，然后输出给上述各数据信号线，在所述图像显示装置中，具有如上所述构成的信号处理电路及降压电平移动电路。
另外，本发明的图像显示装置也可以这样构成，即在上述构成中，具有将输入时钟信号升压的电平移动电路、与其连接的时钟信号分频电路、将上述分频电路输出降压的电平移动电路、在各级具有升压电平移动电路的多个移位寄存器、以及控制对数据信号线的输出的由取样电路构成的数据信号线驱动电路。这样，能够大幅度减少负载电容布线的消耗功率，同时能够减少不需要的幅射。
另外，本发明的图像显示装置也可以这样构成，即在上述构成中，具有接受时钟信号后生成反相时钟信号的电路、将上述反相时钟信号降压的电平移动电路、在各级具有升压电平移动电路的移位寄存器、以及控制对数据信号线的输出的由取样电路构成的数据信号线驱动电路。这样，能够大幅度减少负载电容布线的消耗功率，同时能够减少不需要的辐射。
另外，本发明的图像显示装置也可以这样构成，即在上述构成中，具有决定获取数字数据的时序并在各级具有升压电平移动电路的第1移位寄存器、将上述第1移位寄存器的输出降压的电平移动电路、数字模拟转换器、决定输出给数据信号线的时序并在各级具有升压电平移动电路的第2移位寄存器、以及控制对数据信号线的输出的由取样电路构成的数据信号线驱动电路。这样，能够大幅度减少负载电容布线的消耗功率，同时能够减少不需要的幅射。
另外，本发明的图像显示装置也可以这样构成，即在上述构成中，具有由使输入时钟信号升压的电平移动电路、与其连接的时钟信号分频电路、将上述分频电路的输出降压的电平移动电路、以及在各级具有升压电平移动电路的多个移位寄存器构成的扫描信号线驱动电路。这样，能够大幅度减少负载电容布线的消耗功率，同时能够减少不需要的辐射。
另外，本发明的图像显示装置也可以这样构成，即在上述构成中，具有由接受时钟信号后生成反相时钟信号的电路、将上述反相时钟信号降压的电平移动电路、以及在各级具有升压电平移动电路的移位寄存器构成的扫描信号线驱动电路。这样，能够大幅度减少负载电容布线的消耗功率，同时能够减少不需要的幅射。
在发明的详细说明中采用的具体实施形态或实施例，始终只是为了阐明本发明的技术内容，不应该狭义解释为仅限定于那样的具体例子，在本发明的精神及下述的专利权利要求事项的范围内，可以进行各种变更。