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1、10申请公布号CN102356369A43申请公布日20120215CN102356369ACN102356369A21申请号201080012451722申请日2010031812/407,70020090319USG06F1/06200601H03K5/151200601H03K23/5420060171申请人高通股份有限公司地址美国加利福尼亚州72发明人乔东江弗雷德里克博苏74专利代理机构北京律盟知识产权代理有限责任公司11287代理人宋献涛54发明名称具有同步化输出的分频器57摘要本发明描述一种同步化分频器，其可在频率上对时钟信号进行划分且提供具有良好信号特性的差分输出信号。在一个示范。
2、性设计中，所述同步化分频器包括单端分频器及同步电路。所述单端分频器在频率上对所述时钟信号进行划分且提供第一及第二单端信号，所述第一及第二单端信号可为具有时序偏斜的互补信号。所述同步电路基于所述时钟信号对所述第一及第二单端信号进行重新取样且提供具有减小的时序偏斜的差分输出信号。在一个示范性设计中，所述同步电路包括第一及第二开关以及第一及第二反相器。所述第一开关及所述第一反相器形成对所述第一单端信号进行重新取样的第一取样与保持电路或第一锁存器。所述第二开关及所述第二反相器形成对所述第二单端信号进行重新取样的第二取样与保持电路或第二锁存器。30优先权数据85PCT申请进入国家阶段日201109168。
3、6PCT申请的申请数据PCT/US2010/0278652010031887PCT申请的公布数据WO2010/108037EN2010092351INTCL19中华人民共和国国家知识产权局12发明专利申请权利要求书3页说明书9页附图9页CN102356379A1/3页21一种设备，其包含单端分频器，其操作以在频率上对时钟信号进行划分且提供第一及第二单端信号；及同步电路，其耦合到所述单端分频器且操作以基于所述时钟信号对所述第一及第二单端信号进行重新取样且提供差分输出信号。2根据权利要求1所述的设备，其中所述单端分频器包含耦合成回路的第一、第二及第三反相器，所述第一反相器由所述时钟信号的第一版本锁。
4、存，所述第二反相器由所述时钟信号的第二版本锁存，所述第一及第二单端信号为来自所述第一、第二及第三反相器中的两者的输出。3根据权利要求1所述的设备，其中所述同步电路包含第一及第二开关，其耦合到所述单端分频器且操作以分别接收所述第一及第二单端信号，及第一及第二反相器，其分别耦合到所述第一及第二开关且操作以提供所述差分输出信号。4根据权利要求1所述的设备，其中所述同步电路包含第一及第二反相器，其耦合到所述单端分频器且操作以分别接收所述第一及第二单端信号，及第一及第二开关，其分别耦合到所述第一及第二反相器且操作以分别启用及停用所述第一及第二反相器。5根据权利要求1所述的设备，其中所述同步电路包含第一及。
5、第二开关，其耦合到所述单端分频器且操作以分别接收所述第一及第二单端信号，第一及第二反相器，其分别耦合到所述第一及第二开关，第三及第四开关，其分别耦合到所述第一及第二反相器，及第三及第四反相器，其分别耦合到所述第三及第四开关且操作以提供所述差分输出信号。6根据权利要求5所述的设备，其中所述第一及第二开关是基于所述时钟信号的第一版本来控制的，且其中所述第三及第四开关是基于所述时钟信号的第二版本来控制的。7根据权利要求1所述的设备，其中所述单端分频器进一步操作以提供第三及第四单端信号，所述第一与第二单端信号互补，所述第三与第四单端信号互补，且其中所述同步电路包含第一、第二、第三及第四开关，其耦合到所。
6、述单端分频器且操作以分别接收所述第一、第二、第三及第四单端信号，及第一、第二、第三及第四反相器，其分别耦合到所述第一、第二、第三及第四开关，所述第一及第二反相器提供差分同相I本机振荡器LO信号，且所述第三及第四反相器提供差分正交QLO信号。8根据权利要求7所述的设备，其中所述同步电路进一步包含第五、第六、第七及第八开关，其分别耦合到所述第一、第二、第三及第四反相器，及第五、第六、第七及第八反相器，其分别耦合到所述第五、第六、第七及第八开关，所述第五及第六反相器提供所述差分ILO信号，且所述第七及第八反相器提供所述差分QLO权利要求书CN102356369ACN102356379A2/3页3信号。
7、。9根据权利要求8所述的设备，其中所述第一、第二、第七及第八开关是基于所述时钟信号的第一版本来控制的，且其中所述第三、第四、第五及第六开关是基于所述时钟信号的第二版本来控制的。10一种无线装置，其包含频率转换器，其操作以用差分本机振荡器LO信号对输入信号进行频率转换且提供经频率转换的信号；LO信号产生器，其耦合到所述频率转换器且包含单端分频器，其操作以在频率上对时钟信号进行划分且提供第一及第二单端信号，及同步电路，其耦合到所述单端分频器且操作以基于所述时钟信号对所述第一及第二单端信号进行重新取样且提供所述差分LO信号；及天线，其以操作方式耦合到所述频率转换器。11根据权利要求10所述的无线装置。
8、，其中所述单端分频器操作以进一步提供第三及第四单端信号，且其中所述同步电路操作以基于所述时钟信号对所述第一、第二、第三及第四单端信号进行重新取样且提供差分同相ILO信号及差分正交QLO信号。12根据权利要求11所述的无线装置，其中所述频率转换器包含下变频转换器，所述下变频转换器操作以用所述差分ILO信号及所述差分QLO信号对输入射频RF信号进行下变频转换且提供I及Q经下变频转换的信号。13根据权利要求11所述的无线装置，其中所述频率转换器包含上变频转换器，所述上变频转换器操作以用所述差分ILO信号及所述差分QLO信号对输入I及Q基带信号进行上变频转换且提供经上变频转换的信号。14一种方法，其包。
9、含在频率上对时钟信号进行划分以获得具有时序偏斜的第一及第二单端信号；及基于所述时钟信号对所述第一及第二单端信号进行重新取样以获得具有减小的时序偏斜的差分输出信号。15根据权利要求14所述的方法，其中所述对所述时钟信号进行划分包含用所述时钟信号的第一版本锁存所述第一单端信号以获得第三单端信号，用所述时钟信号的第二版本锁存所述第三单端信号以获得所述第二单端信号，及使所述第二单端信号反相以获得所述第一单端信号。16根据权利要求14所述的方法，其中所述对所述第一及第二单端信号进行重新取样包含用第一取样与保持电路或第一锁存器对所述第一单端信号进行重新取样以获得第一输出信号，及用第二取样与保持电路或第二锁。
10、存器对所述第二单端信号进行重新取样以获得第二输出信号，所述第一及第二输出信号形成所述差分输出信号。17根据权利要求14所述的方法，其中所述对所述第一及第二单端信号进行重新取样包含用基于所述时钟信号的第一版本进行操作的第一重新取样级对所述第一及第二单端信号进行重新取样，及权利要求书CN102356369ACN102356379A3/3页4用基于所述时钟信号的第二版本进行操作的第二重新取样级对所述第一重新取样级的输出进行重新取样以获得所述差分输出信号。18根据权利要求14所述的方法，其中所述对所述时钟信号进行划分包含在频率上对所述时钟信号进行划分以获得第一、第二、第三及第四单端信号，且其中所述对所。
11、述第一及第二单端信号进行重新取样包含对所述第一、第二、第三及第四单端信号进行重新取样以获得差分同相I本机振荡器LO信号及差分正交QLO信号。19一种设备，其包含用于在频率上对时钟信号进行划分以获得具有时序偏斜的第一及第二单端信号的装置；及用于基于所述时钟信号对所述第一及第二单端信号进行重新取样以获得具有减小的时序偏斜的差分输出信号的装置。20根据权利要求19所述的设备，其中所述用于对所述时钟信号进行划分的装置包含用于用所述时钟信号的第一版本锁存所述第一单端信号以获得第三单端信号的装置，用于用所述时钟信号的第二版本锁存所述第三单端信号以获得所述第二单端信号的装置，及用于使所述第二单端信号反相以获。
12、得所述第一单端信号的装置。21根据权利要求19所述的设备，其中所述用于对所述第一及第二单端信号进行重新取样的装置包含用于用第一取样与保持电路或第一锁存器对所述第一单端信号进行重新取样以获得第一输出信号的装置，及用于用第二取样与保持电路或第二锁存器对所述第二单端信号进行重新取样以获得第二输出信号的装置，所述第一及第二输出信号形成所述差分输出信号。22根据权利要求19所述的设备，其中所述用于对所述第一及第二单端信号进行重新取样的装置包含用于用基于所述时钟信号的第一版本进行操作的第一重新取样级对所述第一及第二单端信号进行重新取样的装置，及用于用基于所述时钟信号的第二版本进行操作的第二重新取样级对所述。
13、第一重新取样级的输出进行重新取样以获得所述差分输出信号的装置。23根据权利要求19所述的设备，其中所述用于对所述时钟信号进行划分的装置包含用于在频率上对所述时钟信号进行划分以获得第一、第二、第三及第四单端信号的装置，且其中所述用于对所述第一及第二单端信号进行重新取样的装置包含用于对所述第一、第二、第三及第四单端信号进行重新取样以获得差分同相I本机振荡器LO信号及差分正交QLO信号的装置。权利要求书CN102356369ACN102356379A1/9页5具有同步化输出的分频器技术领域0001本发明大体上涉及电子装置，且更具体地说，涉及分频器。背景技术0002分频器为接收处于第一频率的时钟信号、。
14、在频率上对所述时钟信号进行划分且提供具有为第一频率的分数的第二频率的划分器输出信号的电路。分频器通常用于例如锁相回路PLL、频率合成器、下变频转换器、上变频转换器等各种电路块中。这些应用常常需要来自分频器的差分输出信号。非常需要可产生具有良好信号特性的差分输出信号且同时消耗低功率的分频器。发明内容0003本文中描述一种可提供具有良好信号特性的差分输出信号且同时消耗低功率的同步化分频器。在一个示范性设计中，所述同步化分频器包括单端分频器及同步电路。所述单端分频器在频率上对时钟信号进行划分且提供第一及第二单端信号，所述第一与第二单端信号可为具有时序偏斜的互补信号。所述同步电路基于所述时钟信号对所述。
15、第一及第二单端信号进行重新取样且提供具有减小的时序偏斜的差分输出信号。0004在一个示范性设计中，所述单端分频器包括耦合成回路的三个反相器。所述反相器中的两者可基于时钟信号的非反相版本及反相版本加以锁存。所述第一及第二单端信号可由两个反相器提供。在一个示范性设计中，所述同步电路包括分别耦合到第一及第二反相器的第一及第二开关。所述第一开关及所述第一反相器可形成对所述第一单端信号进行重新取样的第一取样与保持电路或第一锁存器。所述第二开关及所述第二反相器可形成对所述第二单端信号进行重新取样的第二取样与保持电路或第二锁存器。下文描述同步电路的其它示范性设计。0005下文进一步详细描述本发明的各种方面及。
16、特征。附图说明0006图1展示无线通信装置的框图。0007图2展示具有差分输出信号的分频器。0008图3展示同步化分频器。0009图4展示具有MOS晶体管的同步化分频器的示范性设计。0010图5展示图3中的同步化分频器的时序图。0011图6及图7展示同步化分频器的两个额外示范性设计。0012图8展示提供差分同相I及正交Q本机振荡器LO信号的同步化分频器的另一示范性设计。0013图9展示用于产生差分分频器输出信号的过程。说明书CN102356369ACN102356379A2/9页6具体实施方式0014词“示范性”在本文中用以意指“充当实例、例子或说明”。本文中描述为“示范性”的任何设计未必应解。
17、释为比其它设计优选或有利。0015本文中所描述的同步化分频器可用于各种电子装置。举例来说，所述同步化分频器可用于无线通信装置、蜂窝式电话、个人数字助理PDA、手持式装置、无线调制解调器、膝上型计算机、无绳电话、蓝牙装置、广播接收器等。为清晰起见，下文中描述同步化分频器对于无线通信装置的使用。0016图1展示可供实施同步化分频器的无线通信装置100的示范性设计的框图。在图1所示的示范性设计中，无线装置100包括收发器120及具有用以存储数据及程序代码的存储器112的数据处理器110。收发器120包括支持双向通信的发射器130及接收器150。一般来说，无线装置100可包括用于任何数目的通信系统及频。
18、带的任何数目的发射器及任何数目的接收器。0017可用超外差式SUPERHETERODYNE架构或直接转换架构来实施发射器或接收器。在超外差式架构中，将信号在多个级中在射频RF与基带之间进行频率转换，例如，在一个级中从RF转换为中间频率IF且接着在接收器的另一级中从IF转换为基带。在直接转换架构中，将信号在一个级中在RF与基带之间进行频率转换。超外差式架构及直接转换架构可使用不同电路块及/或具有不同要求。在图1所示的示范性设计中，用直接转换架构实施发射器130及接收器150。0018在发射路径中，数据处理器110处理待发射的数据且将I模拟输出信号IOUT及Q模拟输出信号QOUT提供到发射器130。
19、。在发射器130内，低通滤波器132A及132B分别对I及Q模拟输出信号进行滤波以移除由先前数/模转换引起的不合需要的图像。放大器AMP134A及134B分别放大来自低通滤波器132A及132B的信号，且提供I及Q基带信号。上变频转换器136接收I及Q基带信号以及来自发射TX本机振荡器LO信号产生器170的ITXLO信号ITX_LO及QTXLO信号QTX_LO。在上变频转换器136内，混频器138A用ITXLO信号对所述I基带信号进行上变频转换，混频器138B用QTXLO信号对所述Q基带信号进行上变频转换，且求和器140对混频器138A与138B的输出求和且提供经上变频转换的信号。滤波器142。
20、对所述经上变频转换的信号进行滤波以移除由上变频转换以及接收频带中的噪声引起的不合需要的图像。功率放大器PA144放大来自滤波器142的信号以获得所要输出功率电平且提供发射RF信号。所述发射RF信号通过双工器或开关146路由且经由天线148发射。0019在接收路径中，天线148接收由基站发射的信号且提供所接收的RF信号，所述RF信号通过双工器或开关146路由且提供到低噪声放大器LNA152。所述所接收的RF信号由LNA152放大且由滤波器154滤波以获得所要的RF输入信号。下变频转换器156接收RF输入信号及来自接收RXLO信号产生器180的IRXLO信号IRX_LO及QRXLO信号QRX_LO。
21、。在下变频转换器156内，混频器158A用所述IRXLO信号对所述RF输入信号进行下变频转换且提供I基带信号。混频器158B用所述QRXLO信号对所述RF输入信号进行下变频转换且提供Q基带信号。所述I及Q基带信号由放大器162A及162B放大且由低通滤波器164A及164B进一步滤波以获得I模拟输入信号IIN及Q模拟输入信号QIN，所述I模拟输入信号IIN及所述Q模拟输入信号QIN经提供到数据处理器110。说明书CN102356369ACN102356379A3/9页70020TXLO信号产生器170产生用于上变频转换的I及QTXLO信号。RXLO信号产生器180产生用于下变频转换的I及QRX。
22、LO信号。每一LO信号为具有特定基本频率的周期性信号。PLL172从数据处理器110接收时序信息且产生用以调整来自LO信号产生器170的TXLO信号的频率及/或相位的控制信号。类似地，PLL182从数据处理器110接收时序信息且产生用以调整来自LO信号产生器180的RXLO信号的频率及/或相位的控制信号。0021图1展示示范性收发器设计。一般来说，可由放大器、滤波器、上变频转换器、下变频转换器等中的一个或一个以上级来执行对发射器及接收器中的信号的调节。这些电路块可布置成不同于图1所示的配置。此外，未在图1中展示的其它电路块也可用以调节发射器及接收器中的信号。还可省略图1中的一些电路块。收发器1。
23、20的全部或一部分可实施于一个或一个以上模拟集成电路IC、RFICRFIC、混合信号IC等上。0022LO信号产生器170及180可各自包括接收时钟信号且提供划分器输出信号的分频器。所述时钟信号可由压控振荡器VCO或一些其它类型的振荡器产生。时钟信号还可称作VCO信号、振荡器信号等。在任何情况下，可能需要从分频器获得差分输出信号。0023图2展示具有差分输出信号的分频器200的常规设计的示意图。分频器200包括耦合成回路的三个反相器220、230及240。反相器220使其输入端耦合到反相器240的输出端，且使其输出端耦合到反相器230的输入端。反相器230使其输出端耦合到反相器240的输入端。。
24、反相器220、230及240的输出端分别标记为节点A、B及C。开关222及232使一个末端耦合到上部电源VDD且使另一末端分别耦合到反相器220及230的上部供应输入端。开关224及234使一个末端耦合到下部电源VSS例如，电路接地且使另一末端分别耦合到反相器220及230的下部供应输入端。开关222及224由反相时钟信号CLKB控制。开关232及234由非反相时钟信号CLK控制。反相器240提供非反相输出信号OUT。传输门242使一个末端耦合到节点B且使另一末端提供反相输出信号OUTB。0024反相器220以及开关222及224形成第一级，且充当将来自反相器240的信号锁存于CLKB信号的上。
25、升沿上的第一锁存器。反相器230以及开关232及234形成第二级，且充当将来自反相器220的信号锁存于CLK信号的上升沿上的第二锁存器。因为三个反相器220、230及240耦合成回路，所以在第一锁存器的输出端或节点A处的信号在由CLKB信号锁存时双态触发，且在第二锁存器的输出端或节点B处的信号也在由CLK信号锁存时双态触发。0025反相器220、230及240以及开关222、224、232及234形成提供OUT信号的单端分频器。单端分频器为对单端信号进行操作的分频器。传输门242提供与OUT信号互补的OUTB信号。OUT信号与OUTB信号为分频器200的差分输出信号。传输门242通常经设计成具。
26、有与反相器240的延迟匹配的延迟。然而，传输门242的延迟可归因于IC工艺、输出负载、供应电压及温度的变化而不同于反相器240的延迟，且可进一步为频率相依的。延迟的差异可导致OUT信号与OUTB信号之间的时序偏斜。时序偏斜可不利地影响利用来自分频器200的OUT信号及OUTB信号的电路块的性能。时序偏斜还可称作时序误差、相位误差、相位偏斜等。0026差分分频器可用以产生差分输出信号。然而，差分分频器可能消耗较多功率，且可能因此对于例如无线装置等低功率应用来说不合需要。此外，差分分频器可具有其它缺点，说明书CN102356369ACN102356379A4/9页8例如实施于IC上所需的较大裸片面。
27、积、较低最大操作频率等。0027在一方面中，由单端分频器及同步电路构成的同步化分频器可用以产生差分输出信号。单端分频器的使用可减小功率消耗、减小用于实施的裸片面积且改进操作速度。同步电路可接收单端信号且提供具有良好信号特性的差分输出信号。同步化分频器可用于TXLO信号产生器170、RXLO信号产生器180及/或图1中的其它电路块。0028图3展示同步化分频器300的示范性设计的示意图，同步化分频器300包括单端分频器310及同步电路350。单端分频器310包括反相器320、330及340以及开关322、324、332及334，其分别以与图2中的反相器220、230及240以及开关222、224。
28、、232及234相同的方式耦合。反相器340提供第一单端信号S1，且反相器330提供第二单端信号S2。0029同步电路350包括开关360及362以及反相器370及372。开关360使一个末端耦合到反相器340的输出端，且使另一末端耦合到反相器370的输入端。开关362使一个末端耦合到反相器330的输出端，且使另一末端耦合到反相器372的输入端。反相器370提供OUT信号，且反相器372提供OUTB信号。0030开关360及反相器370形成第一取样与保持电路。开关362及反相器372形成第二取样与保持电路。开关360及362分别从反相器340及330接收互补单端信号。开关360及362由相同C。
29、LKB信号启用，且同时将其互补单端信号提供到反相器370及372。反相器370及372提供OUT信号及OUTB信号，所述信号彼此互补且具有由CLKB信号确定的相同时序。0031图4展示同步化分频器400的示范性设计的示意图，同步化分频器400使用互补金属氧化物半导体CMOS晶体管实施图3中的同步化分频器300。术语“晶体管”及“装置”常常可互换地使用，例如，MOS晶体管常常被称作MOS装置。0032同步化分频器400包括单端分频器410及同步电路450。单端分频器410包括反相器420、430及440，其分别以与图3中的反相器320、330及340类似的方式耦合。反相器420包括P沟道MOSP。
30、MOS晶体管426及N沟道MOSNMOS晶体管428。反相器430包括PMOS晶体管436及NMOS晶体管438。反相器440包括PMOS晶体管446及NMOS晶体管448。对于每一反相器来说，PMOS晶体管及NMOS晶体管使其栅极耦合在一起并耦合到反相器输入端，且使其漏极耦合在一起并耦合到反相器输出端。PMOS晶体管422及432分别实施开关322及332。PMOS晶体管422及432使其源极耦合到VDD供应，使其漏极分别耦合到PMOS晶体管426及436的源极，且使其栅极分别接收CLKB及CLK信号。NMOS晶体管424及434分别实施开关324及334。NMOS晶体管424及434使其源。
31、极耦合到VSS供应，使其漏极分别耦合到NMOS晶体管428及438的源极，且使其栅极分别接收CLK及CLKB信号。0033同步电路450包括开关460及462以及反相器470及472，其分别以与图3中的开关360及362以及反相器370及372类似的方式耦合。开关460包括并联耦合的PMOS晶体管464及NMOS晶体管466。开关462包括并联耦合的PMOS晶体管484及NMOS晶体管486。对于每一开关来说，PMOS晶体管及NMOS晶体管使其漏极耦合在一起，使其源极耦合在一起，且使其栅极分别接收CLKB及CLK信号。反相器470包括PMOS晶体管474及NMOS晶体管476。反相器472包括。
32、PMOS晶体管494及NMOS晶体管496。0034图4展示用MOS晶体管实施的同步化分频器的示范性设计。还可用其它类型的晶体管及/或其它电路组件实施同步化分频器。说明书CN102356369ACN102356379A5/9页90035图5展示图3中的同步化分频器300的时序图。CLK与CLKB信号展示于图5的顶部且彼此互补。节点A处的信号由反相器320提供且从CLKB信号的前沿延迟TD1。节点B处的信号由反相器330提供且从CLK信号的前沿延迟TD2。节点C处的信号由反相器340提供并经反相，且从节点B处的信号延迟TD3。OUT及OUTB信号由反相器370及372提供且从CLKB信号的前沿延。
33、迟TD4。0036如图5所示，节点B与节点C处的信号具有相反逻辑电平及由图3中的定位于节点B与节点C之间的反相器340的延迟引起的时序偏斜。在CLKB信号的前沿处对节点B及C处的信号进行重新取样以产生OUTB及OUT信号。重新取样移除了由反相器340引起的延迟，且OUTB信号与OUT信号得以时间对准。0037对节点B及节点C处的信号的重新取样应在这些信号稳定时发生。如果在节点B及节点C处的信号未安定时发生重新取样，则相位误差可能增加。重新取样的最大速度可受限于归因于定位于节点A与节点B之间的反相器330的TD2延迟及归因于定位于节点B与节点C之间的反相器340的TD3延迟。可将最大速度FMAX。
34、给出为00380039图6展示同步化分频器302的示范性设计的示意图，同步化分频器302包括单端分频器310及同步电路352。同步电路352包括反相器370及372以及开关364、366、374及376。反相器370及372使其输入端分别耦合到节点C及节点B，且使其输出端分别提供OUT信号及OUTB信号。开关364及374使一个末端耦合到VDD供应且使另一末端分别耦合到反相器370及372的上部供应输入端。开关366及376使一个末端耦合到VSS供应且使另一末端分别耦合到反相器370及372的下部供应输入端。开关364、366、374及376由CLKB信号控制。反相器370以及开关364及36。
35、6形成将节点C处的信号锁存于CLKB信号的上升沿上且提供OUT信号的锁存器。反相器372以及开关374及376形成将节点B处的信号锁存于CLKB信号的上升沿上且提供OUTB信号的另一锁存器。0040图7展示同步化分频器304的示范性设计的示意图，同步化分频器304包括单端分频器310及同步电路354。同步电路354包括开关360及362以及反相器370及372，其以如上文针对图3所描述的类似方式耦合。同步电路354进一步包括开关380及382以及反相器390及392。开关380使一个末端耦合到反相器370的输出端且使另一末端耦合到反相器390的输入端。开关382使一个末端耦合到反相器372的输。
36、出端且使另一末端耦合到反相器392的输入端。反相器390提供OUT信号，且反相器392提供OUTB信号。开关380及反相器390形成基于CLK信号进行操作的一个取样与保持电路。开关382及反相器392形成基于CLK信号进行操作的另一取样与保持电路。0041同步电路354利用两个重新取样级。第一重新取样级包含开关360及362以及反相器370及372，且基于CLKB信号进行操作。第二重新取样级包含开关380及382以及反相器390及392，且基于CLK信号进行操作。节点B及节点C处的信号的非理想波形以及CLK信号及CLKB信号的不同上升时间可能使性能降级且增加相位误差。对于接收器来说，增加的相位。
37、误差可能导致经下变频转换的基带信号的相位及增益误差。图7所示的二级重新取样可减小相位误差降级且改进性能，例如，提供用于下变频转换的较佳残余边带RSB。0042图3、图4、图6及图7展示同步化分频器的一些示范性设计。同步化分频器还可说明书CN102356369ACN102356379A6/9页10用其它设计来实施，所述其它设计可利用与图3、图4、图6及图7所示的单端分频器及/或同步电路不同的单端分频器及/或同步电路。0043返回参看图1，上变频转换器136可基于差分ITXLO信号及差分QTXLO信号执行正交上变频转换。下变频转换器156可基于差分IRXLO信号及差分QRXLO信号执行正交下变频转。
38、换。上文在示范性设计中所描述的同步电路可用以产生用于正交上变频转换或下变频转换的差分I及QLO信号。0044图8展示可提供差分I及QLO信号的同步化分频器306的示范性设计的示意图。同步化分频器306包括单端分频器316及I/Q同步电路356。0045单端分频器316包括反相器320、330及340以及开关322、324、332及334，其以如上文针对图3所描述的类似方式耦合。单端分频器316进一步包括反相器342，所述反相器342使其输入端耦合到节点A且使其输出端耦合到节点D。反相器330及340提供第一对互补单端信号S1及S2。反相器320及342提供第二对互补单端信号S3及S4，所述信号。
39、从第一对互补单端信号偏移二分之一时钟周期，如图5中所指示。0046同步电路356包括用于差分ILO信号的第一组开关360A、362A、380A及382A以及反相器370A、372A、390A及392A。同步电路356进一步包括用于差分QLO信号的第二组开关360B、362B、380B及382B以及反相器370B、372B、390B及392B。每一组开关及反相器以如上文针对图7中的开关360、362、380及382以及反相器370、372、390及392所描述的类似方式耦合。开关360A及362A分别耦合到节点C及节点B。开关360B及362B分别耦合到节点D及节点A。反相器390A提供非反相I。
40、LO信号I，反相器392A提供反相ILO信号IB，反相器390B提供非反相QLO信号Q，且反相器392B提供反相QLO信号QB。0047如图8所示，开关360A、362A、380B及382B由CLKB信号控制，且开关360B、362B、380A及382A由CLK信号控制。节点B处的信号是基于施加到开关332及334的CLK信号而产生的且用以产生互补单端信号，开关360A及362A基于CLKB信号对所述互补单端信号进行重新取样。类似地，节点A处的信号是基于施加到开关322及324的CLKB信号而产生的且用以产生互补单端信号，开关360B及362B基于CLK信号对所述互补单端信号进行重新取样。节点。
41、A与节点B处的信号偏移二分之一时钟周期。因此，使用相反时钟对节点A及节点B处的信号进行重新取样。0048在图8所示的示范性设计中，同步电路356利用两个重新取样级。第一重新取样级由开关360A、362A、360B及362B以及反相器370A、372A、370B及372B构成。第二重新取样级由开关380A、382A、380B及382B以及反相器390A、392A、390B及392B构成。具有图8所示的两个级的双重重新取样可改进性能。在另一示范性设计中，同步电路可包括由开关360A、362A、360B及362B以及反相器370A、372A、370B及372B构成的单一重新取样级。0049一般来说，。
42、设备可包括单端分频器及同步电路。所述单端分频器可在频率上对时钟信号进行划分且提供第一及第二单端信号例如，图3中的S1及S2信号。所述同步电路可基于所述时钟信号对所述第一及第二单端信号进行重新取样且提供差分输出信号例如，图3中的OUT信号及OUTB信号。0050在一个示范性设计中，单端分频器可包括耦合成回路的第一、第二及第三反相器例如，图3中的反相器320、330及340。第一反相器可由时钟信号的第一版本例如，CLKB信号锁存。第二反相器可由时钟信号的第二版本例如，CLK信号锁存。第一及说明书CN102356369ACN102356379A7/9页11第二单端信号可为来自所述反相器中的两者例如，。
43、来自如图3所示的反相器330及340或某其它两个反相器的输出。0051在一个示范性设计中，同步电路可包括第一及第二开关例如，图3中的开关360及362以及第一及第二反相器例如，反相器370及372。所述第一及第二开关可分别接收第一及第二单端信号。所述第一及第二反相器可分别耦合到所述第一及第二开关，且可提供差分输出信号例如，如图3所示。在另一示范性设计中，同步电路可进一步包括第三及第四开关例如，图7中的开关380及382以及第三及第四反相器例如，图7中的反相器390及392。所述第三及第四开关可分别耦合到所述第一及第二反相器。所述第三及第四反相器可分别耦合到所述第三及第四开关，且可提供差分输出信。
44、号例如，如图7所示。0052在又一示范性设计中，同步电路可包括第一及第二反相器例如，图6中的反相器370及372以及第一及第二开关例如，开关364及374或开关366及376。所述第一及第二反相器可分别接收第一及第二单端信号。所述第一及第二开关可分别启用及停用所述第一及第二反相器。0053单端分频器可进一步提供第三及第四单端信号例如，图8中的S3及S4信号。第一与第二单端信号可为互补的，且第三与第四单端信号也可为互补的。在一个示范性设计中，同步电路可包括第一重新取样级，其由耦合到第一、第二、第三及第四反相器例如，反相器370A、372A、370B及372B的第一、第二、第三及第四开关例如，图8。
45、中的开关360A、362A、360B及362B构成。第一、第二、第三及第四开关可分别接收第一、第二、第三及第四单端信号。第一及第二反相器可提供差分ILO信号，且第三及第四反相器可提供差分QLO信号。在另一示范性设计中，同步电路可进一步包括第二重新取样级，其由耦合到第五、第六、第七及第八反相器例如，反相器390A、392A、390B及392B的第五、第六、第七及第八开关例如，开关380A、382A、380B及382B构成。第五、第六、第七及第八开关可分别耦合到第一、第二、第三及第四反相器。第五及第六反相器可提供差分ILO信号，且第七及第八反相器可提供差分QLO信号。所述开关可如图8所示来控制。0。
46、054所述设备可为集成电路、电路板、无线通信装置等。可用MOS晶体管例如，如图4所示及/或其它类型的晶体管来实施单端分频器及同步电路。0055图9展示用于产生差分分频器输出信号的过程900的示范性设计。可用单端分频器在频率上对时钟信号进行划分以获得具有时序偏斜的第一及第二单端信号框912。可用同步电路基于所述时钟信号对所述第一及第二单端信号进行重新取样以获得具有减小的时序偏斜的差分输出信号框914。0056在框912的一个示范性设计中，可用时钟信号的第一版本例如，CLKB信号锁存第一单端信号例如，图3中的S1信号以获得第三单端信号例如，图3中的节点A处的信号。可用时钟信号的第二版本例如，CLK。
47、信号锁存所述第三单端信号以获得第二单端信号例如，图3中的S2信号。可使第二单端信号反相以获得第一单端信号。0057在框914的一个示范性设计中，可用第一取样与保持电路例如，用图3中的开关360及反相器370形成或第一锁存器例如，用图6中的反相器370以及开关364及366形成对第一单端信号进行重新取样以获得第一输出信号。可用第二取样与保持电路例如，用图3中的开关362及反相器372形成或第二锁存器例如，用图6中的反相器372说明书CN102356369ACN102356379A8/9页12以及开关374及376形成对第二单端信号进行重新取样以获得第二输出信号。所述第一及第二输出信号可形成差分输。
48、出信号。在框914的另一示范性设计中，可用基于时钟信号的第一版本进行操作的第一重新取样级对第一及第二单端信号进行重新取样。可接着用基于时钟信号的第二版本进行操作的第二重新取样级对第一重新取样级的输出进行重新取样以获得差分输出信号，如图7所示。0058在另一示范性设计中，可在频率上对时钟信号进行划分以获得第一、第二、第三及第四单端信号例如，图8中的S1、S2、S3及S4信号。可对第一、第二、第三及第四单端信号进行重新取样以获得差分ILO信号及差分QLO信号。0059本文中所描述的同步化分频器可提供某些优点。所述同步化分频器可基于单端信号产生差分输出信号。通过用时钟信号进行重新取样而获得差分输出信。
49、号，且差分输出信号因此得以时间对准。此外，差分输出信号可归因于用时钟信号进行重新取样而具有50工作循环甚至在单端信号不具有50工作循环时。差分输出信号的时间对准及50工作循环可独立于IC工艺拐点、输出负载、供应电压及温度。同步化分频器可移除由反相器340的延迟引起的时序偏斜。同步化分频器还可移除由工作循环引起的相位误差或时钟信号中的相位误差，因为时钟信号的仅一个沿用于重新取样。0060可在IC、模拟IC、RFIC、混合信号IC、专用集成电路ASIC、印刷电路板PCB、电子装置、无线装置等上实施本文中所描述的同步化分频器。还可用例如CMOS、NMOS、PMOS、双极结晶体管BJT、双极CMOSBICMOS、硅锗SIGE、砷化镓GAAS等各种IC工艺技术来制造同步化分频器。0061实施本文中所描述的同步化分频器的设备可为独立装置或可为较大装置的部分。装置可为I独立IC；II可包括用于存储数据及/或指令的存储器IC的一个或一个以上IC的集合；III例如RF接收器RFR或RF发射器/接收器RTR等RFIC；IV例如移动台调制解调器MSM等ASIC；V可嵌入于其它装置内的模块；VI接收器、蜂窝式电话、无线装置、手持机或移动单元；VII等等。0062在一个或一个以上示范性设计中，可以硬件、软件、固件或其任何组合来实施所描述的功能。如果以软件来实施，则功能可作为一个或一个以上指令或代码而存。