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1、10申请公布号CN102354692A43申请公布日20120215CN102354692ACN102354692A21申请号201110349848122申请日2008111211/93858520071112US200810175437320081112H01L23/544200601H01L23/58200601H01L21/78200601G03F7/2020060171申请人英飞凌科技股份公司地址德国新比贝格72发明人J巴斯卡兰G米科利F斯特芬A瓦特74专利代理机构中国专利代理香港有限公司72001代理人曲宝壮蒋骏54发明名称晶片和切割晶片的方法57摘要本发明涉及晶片和切割晶片的方法。
2、。一种包括多个芯片的晶片，所述芯片中的每一个通过包括减小了宽度的切口线区域彼此隔开。30优先权数据62分案原申请数据51INTCL19中华人民共和国国家知识产权局12发明专利申请权利要求书1页说明书10页附图16页CN102354702A1/1页21一种晶片，包括衬底；设置在衬底上的层堆叠；以及横向分布在晶片内的多个电路，所述电路通过一个或多个切口线区域彼此分开，其中所述层堆叠包括在所述切口线区域内的导电材料，所述材料围绕所述多个电路中的每一个以及连续地沿垂直方向被形成为闭合回路。2如权利要求1所述的晶片，其中所述导电材料包括金属材料。3如权利要求1所述的晶片，其中所述层堆叠包括通过通路接触连。
3、接的多个金属层。4如权利要求1所述的晶片，其中所述金属层包括铝、钨和/或铜。5如权利要求14中的任一项所述的晶片，进一步包括接触焊盘，所述接触焊盘被配置为考虑到所述多个芯片的外部接触并且通过通路连接电连接到导电互连层或电连接到集成到半导体衬底中的电装置。6如权利要求5所述的晶片，包括暴露的钝化层，所述钝化层除了晶片的接触焊盘之外完全覆盖所述多个芯片。7一种切割半导体晶片的方法，所述方法包括湿法腐蚀晶片的切口线；以及干法刻蚀晶片的切口线，其中所述半导体晶片包括具有主表面的衬底、设置在所述主表面上的层堆叠和横向分布在晶片内的多个电路，所述电路通过一个或多个切口线区域彼此分开，所述层堆叠包括在所述切。
4、口线区域内的导电材料，其中所述湿法腐蚀腐蚀在所述切口线区域内的导电材料的至少一部分，以及其中干法刻蚀在所述湿法腐蚀之后进行并且刻蚀在所述切口线区域内的衬底的至少一部分。8如权利要求7所述的方法，进一步包括从与所述主表面相对并且与所述切口线区域横向对准的侧锯衬底的步骤。9如权利要求7或8所述的方法，其中执行湿法腐蚀步骤使得衬底充当腐蚀停。10如权利要求7所述的方法，其中所述湿法腐蚀使用过氧化氢、硫酸和/或水。11如权利要求7所述的方法，其中所述干法刻蚀是氧化物等离子体刻蚀。12如权利要求7所述的方法，其中所述晶片包括钝化层，所述方法进一步包括通过使用抗蚀剂层刻蚀所述钝化层的步骤，以及其中执行湿法。
5、腐蚀步骤使得所述抗蚀剂层被除去。13一种用来生产芯片的方法，所述方法包括在晶片上制造多个芯片以及制造用来表面安装或线结合所述芯片的外部接触，所述晶片包括衬底和层堆叠，所述衬底包括主表面，所述层堆叠包括导电互连层且被设置在所述主表面上；以及沿多个切口线区域切割晶片上的所述芯片，其中导电材料或绝缘材料围绕每个芯片以及连续地沿垂直方向被形成为闭合回路，其中在处理步骤之后执行切割步骤并且所述切割步骤包括刻蚀所述导电材料或绝缘材料以及包括干法刻蚀所述切口线区域内的所述衬底的至少一部分。权利要求书CN102354692ACN102354702A1/10页3晶片和切割晶片的方法技术领域0001本发明的实施例。
6、涉及晶片和切割晶片的方法，并且具体地说涉及急剧减小硅半导体晶片的划线宽度的方法。为了使半导体晶片的硅的利用达到最大限度以便晶片可以容纳最大可能数目的芯片，这在现代芯片生产中是尤其需要的。这尤其关联于快速或灵敏的功率产品、逻辑产品、存储器产品、等等。背景技术0002通常，当在晶片（例如半导体晶片的硅晶片）上制造半导体装置（芯片）时，为了在最后装配和封装/密封阶段期间锯半导体晶片而形成切割迹道（DICINGSTREET）。这种切割迹道包括从技术到技术不同的宽度，所述切割迹道在芯片的各侧（例如，如果芯片为矩形则为四个侧）包围晶片上的每个芯片。所述切割迹道也称作划线或切口（KERF）。利用常规技术的窄。
7、的可用切口或划线包括例如大约62M的宽度。0003划线或切口限定了使用的切割技术所要求的芯片间最小距离并且另外容纳大量用来控制制造过程的结构。这种结构是例如典型过程控制监控测试结构（PCM）、光刻对准结构、晶片级可靠性测试电路、膜厚度和临界尺寸（CD）测量结构、等等。当执行切割操作时，划线的晶片区（WAFERESTATE）（例如硅）被浪费掉并且所述的测试结构被毁坏。0004划线或切口的宽度由两个因素确定（A）切割刀片的宽度；以及（B）测试和测量结构的宽度。0005在切割操作之后不再需要前述的测试和测量结构。0006由于这两个因素意味着常规切口的最小宽度，所以芯片的面积更小，划线中浪费的硅或浪费。
8、的晶片的百分比更高。因此，减小划线宽度的任何方法将增加每个晶片的芯片（CPW）的可能数目。从而降低了芯片成本。0007实现划线宽度减小的常规方法采用重复等离子体干法刻蚀方法，然而所述重复等离子体干法刻蚀方法不能适用于铜基、双波纹、金属化图，因为铜不能被等离子体刻蚀。此外，常规方法使用许多以及长的过刻蚀次数，由此需要的时间导致显著减小的刻蚀工具生产量。然而，对于复杂集成电路的情形没有可以用来急剧减小划线宽度的解决办法。发明内容0008根据本发明的实施例，提供一种晶片，包括多个芯片，所述芯片通过切口线区域彼此隔开；以及用来测试和监控所述多个芯片的处理的控制结构，所述控制结构设置在晶片的分开区上，其。
9、中所述分开区不同于所述切口线区域。0009根据本发明的实施例，提供一种晶片，包括衬底；设置在衬底上的层堆叠；以及横向分布在晶片内的多个电路，所述电路通过一个或多个切口线区域彼此分开，其中所述层堆叠包括在所述切口线区域内的导电材料。0010根据本发明的实施例，提供一种晶片，包括；衬底；设置在衬底上的层堆叠，所述说明书CN102354692ACN102354702A2/10页4层堆叠包括通过通路连接被耦合的多个导电互连层；接触焊盘，所述接触焊盘被配置得允许多个芯片的外部接触并且通过通路连接电连接到导电互连层或电连接到集成到半导体衬底中的电装置；横向分布在晶片内的多个电路，所述电路通过一个或多个切口。
10、线区域彼此分开；以及刻蚀掩模层，所述刻蚀掩模层掩蔽包括接触焊盘的层堆叠并且暴露所述切口线区域。0011根据本发明的实施例，提供一种切割半导体晶片的方法，所述方法包括湿法腐蚀晶片的切口线；以及干法刻蚀晶片的切口线。0012根据本发明的实施例，提供一种用来生产芯片的方法，所述方法包括在包括导电互连层的晶片上制造多个芯片、用来表面安装或线结合所述芯片的外部接触；以及切割晶片上的所述芯片，其中在处理步骤之后执行切割步骤并且所述切割步骤包括刻蚀。附图说明0013通过参考下列详细描述将更容易地认识到并且更好地理解本发明的实施例的特征，应当参考附图对其进行考虑，其中图1示出具有芯片的晶片，所述芯片具有宽的垂。
11、直和水平划线；图2示出具有芯片的晶片，所述芯片具有根据本发明的实施例的不对称划线；图3示出具有芯片的晶片，所述芯片具有根据另一个实施例的窄的垂直和水平划线；图4示出通过利用窄划线对净硅利用（NETSILICONUTILIZATION）的增加，其表示2M垂直和水平KERF模拟；图5A到5E示出根据实施例的切割晶片的第一工艺流程；图6A到6E示出根据另一实施例的切割晶片的另一工艺流程；图7示出在芯片非常薄的情形下分开每一个芯片的研磨工艺；以及图8示出分开每一个芯片的背面激光切割。0014在下面参考附图更详细地解释本发明的实施例以前，要注意的是，在图中同样的元件或以同等方式工作的元件被提供有相同或类。
12、似的参考数字，并且这些元件的重复描述被省略。具体实施方式0015通常，当在晶片（例如半导体晶片的硅晶片）上制造半导体装置（芯片）时，为了在最后装配和封装/密封阶段期间锯半导体晶片而形成切割迹道（DICINGSTREET）。这种切割迹道包括从技术到技术不同的宽度，所述切割迹道在芯片的各侧（例如，如果芯片为矩形则为四个侧）包围晶片上的每个芯片。所述切割迹道也称作划线或切口（KERF）。利用常规技术的窄的可用切口或划线包括例如大约62M的宽度。0016划线或切口限定了使用的切割技术所要求的芯片间最小距离并且另外容纳大量用来控制制造过程的结构。这种结构是例如典型过程控制监控测试结构（PCM）、光刻对准。
13、结构、晶片级可靠性测试电路、膜厚度和临界尺寸（CD）测量结构、等等。当执行切割操作时，划线的晶片区（WAFERESTATE）（例如硅）被浪费掉并且所述的测试结构被毁坏。0017划线或切口的宽度由两个因素确定（A）切割刀片的宽度；以及说明书CN102354692ACN102354702A3/10页5（B）测试和测量结构的宽度。0018在切割操作之后不再需要前述的测试和测量结构。0019由于这两个因素意味着常规切口的最小宽度，所以芯片的面积更小，划线中浪费的硅或浪费的晶片的百分比更高。因此，减小划线宽度的任何方法将增加每个晶片的芯片（CPW）的可能数目。从而降低了芯片成本。0020实现划线宽度减小。
14、的常规方法采用重复等离子体干法刻蚀方法，然而所述重复等离子体干法刻蚀方法不能适用于铜基、双波纹、金属化图，因为铜不能被等离子体刻蚀。此外，常规方法使用许多以及长的过刻蚀次数，由此需要的时间导致显著减小的刻蚀工具生产量。然而，对于复杂集成电路的情形没有可以用来急剧减小划线宽度的解决办法。0021本发明的实施例提供包括多个通过切口线区域彼此完整连接的芯片，所述切口线区域分开相邻的芯片并且至少一个切口线区域包括小于10M的宽度。在另一个实施例中，切口线区域包括例如小于5M或大约2M的宽度。0022由于切口宽度的减小（例如减小到大约2M），不能沿划线或切口布置测试和监控（或测量）结构并且需要重新布置测。
15、试和监控结构。如果测试和监控结构不能减小到这样的最小值（大约2M），则测试和监控结构可以继续留在切口中。然而对此没有可用的解决办法。0023由于对于准确的制造过程而言测试和监控结构是必需的，所以本发明的实施例推荐下列供选方案（1）仅沿一个方向（垂直或水平方向）将切口宽度减小到例如2M，并且保持其它方向的切口宽度不变。在该情形下，需要的测试和测量结构可以被放置在具有不变宽度的切口宽度的至少一个中，所述具有不变宽度的切口宽度也用宽切口线表示。0024（2）沿一个方向将切口宽度减小到典型的2M，其中沿该一个方向，划线的一个实例被保持在例如大约60M的原始宽度。沿其它方向的划线宽度可以保持不变。因此，。
16、沿所述一个方向（水平或垂直）形成宽切口线，而剩余的切口线是窄的。0025（3）沿两个方向将切口宽度减小到大约2M并且将需要的测试和监控结构组合在一起放入光刻掩模版（RETICLE）的平面底图中的一个或多个芯片的空间中。0026这里大约2M的切口宽度仅被选择作为实例，并且更窄的宽度也是可以的，对于垂直和水平方向，如果使用（X，Y）坐标系则优选晶片的两个横向例如X方向为水平方向并且Y方向为垂直方向。0027因此，本发明的实施例包括窄切口线和宽切口线。宽切口线包括需要容纳测试和监控结构的常规宽度（例如大于大约40M）并且窄切口线包括被减小到例如大约2M的宽度。这样可以沿一个或多个宽切口线布置测试和监。
17、控结构，其中可以沿水平或垂直方向形成宽切口线。在另一个实施例中为了容纳测试和监控结构仅形成单个宽切口线。在另一个实施例中，测试和监控结构被设置在分离区中，例如所述分离区可以是其中通常形成芯片的位置，所述位置被牺牲以便为所述测试和监控结构提供空间。0028在又一个实施例中，切口线区域包括层堆叠，所述层堆叠包括例如多个由通路层连接的金属层以在相邻芯片之间提供金属结构。0029此外本发明的实施例包括切割晶片的方法，其中所述晶片包括具有第一表面的衬底和形成在所述表面上的层堆叠，如前所述。此外，多个电路形成在晶片内并且所述多个电说明书CN102354692ACN102354702A4/10页6路在晶片上。
18、横向分布，并且切口线区域在所述多个电路之间延伸。在切口线区域内，可以由隔离材料连续形成层堆叠。所述方法包括选择性地刻蚀所述隔离材料的步骤、进一步沿切口线区域刻蚀以除去衬底的一部分的步骤以及分开所述多个芯片的步骤。连续形成的隔离材料沿电路或芯片的周边形成在一侧并且因此围绕电路形成闭合回路。另一方面，也越过层堆叠从衬底的第一表面向晶片的表面连续形成隔离材料。0030在另一个实施例中切口线区域包括前述的具有导电材料的层堆叠（例如连续形成的金属层），所述导电材料可以再次围绕电路或芯片形成为闭合回路（沿周边连续形成）以及沿垂直于晶片横向延伸的方向连续形成。因此所述方法包括刻蚀导电材料（或金属）的层堆叠的。
19、另一步骤，所述步骤同时也可以除去用作掩模的光致抗蚀剂。附加的刻蚀步骤再次除去衬底的一部分并且最后执行分开所述多个芯片的步骤。0031因此本发明的实施例可以由以下事实来表征单个附加光刻掩模层是合适的。为简单起见该附加光刻掩模层也叫做KE掩模（KE切口刻蚀）。因此可以通过例如下列两个选项中的一个进行管芯的分离（1A）通过利用KE掩模图案化的光致抗蚀剂层进行氧化物等离子体干法刻蚀以刻蚀掉例如在制造过程期间几个前面的步骤中已经沉积在硅晶片的上部表面（有源区）上的隔离材料的堆叠。该隔离材料的实例包括在MOS技术（MOS金属氧化物硅）中使用的钝化层或氧化物层。该氧化物等离子体干法刻蚀在硅晶片的表面上停止并。
20、且被显影以具有特别快的刻蚀速率。0032（2A）然后执行单晶硅晶片（衬底）的干法等离子体刻蚀，所述刻蚀围绕硅中的集成电路芯片刻蚀出缝隙。缝隙的深度取决于最后预期的芯片厚度。对该刻蚀步骤而言可以使用各向异性刻蚀使得晶片中的邻近电路保持完整。0033（3A）进行晶片背面研磨，所述背面研磨减小（硅）晶片的厚度到缝隙的深度。这时，每个芯片彼此分离开并且为单切下来（SINGULATION）做准备。所述背面研磨也可以结合背面激光切割，尤其是其中第二步骤的缝隙对于晶片或硅衬底的预期厚度而言不够深的情形。0034在选项B中，在芯片之间进行切割的两个部分的第一部分中唯一使用金属湿法腐蚀。详细地，选项B包括下列步。
21、骤（1B）在晶片的制造过程中，构造金属（或其它导电材料）层的堆叠，其中该金属层的堆叠被形成为围绕芯片边缘的线并且通过合适的通路接触彼此连接。所述通路接触也可以被形成为缝隙。结果，利用所得到的与KE掩模对准的金属堆叠线可以构造与KE掩模开口一样宽或与切口线一样宽的连续金属层堆叠。氧化物等离子体刻蚀除去最后的保护氧化物或氮化物（NITRITE）层（例如钝化层）并且暴露顶部金属层。基于例如过氧化氢、硫酸和水（叫做PIRANHA（食人鱼）的湿法腐蚀可以选择性地腐蚀掉光致抗蚀剂（包括例如有机材料）以及金属层堆叠。这种金属可以是铝、铜或钨。最后，将产生与KE掩模开口一样宽的缝隙并且所述缝隙从晶片（硅）表面。
22、上分开芯片。0035（2B）执行与选项A下叙述的相同的步骤。0036（3B）执行与选项A下叙述的相同的步骤。0037由于不需要临界尺寸控制来执行需要的制造过程，前面描述的两个选项的优点包括的事实为至少相对于当前的科技状况，必要的工具不需要特别先进。可以使工具充分降说明书CN102354692ACN102354702A5/10页7低价格，因此将操作的制造成本降到最小。另外，不再需要基于高速旋转刀片的经典切割工具。0038因此，通过使管芯之间的空间损失最小，本发明的实施例应用确定的半导体制造技术来分开制造在硅晶片上的硅器件或其它器件。0039实施例是特别有利的，因为相对低成本的过程允许经济地实现非。
23、常窄的划线或切口，其证明能产生较高的（硅）区利用。因此，通过急剧减小分开相邻集成电路（芯片）的划线（切口线）的宽度，实施例可以得到对晶片材料（包括例如硅）的最大利用。0040此外实施例对于其面积小于3X3MM2的产品是有利的并且由于机械切割被消除或者被本发明的实施例代替，芯片的边缘包括改善的表面结构，归因于等离子体或湿法腐蚀将芯片单切下来而没有由机械切割方法引起的损伤。0041图1示出用来分配集成电路120的常规或目前的传统方法的半导体晶片110上的集成电路（芯片）120A120F（总称为“120”）的阵列的示意图，所述集成电路120被容纳测试和监控（或测量）结构150A150C（总称为“15。
24、0”）的垂直划线（或切口线）130A130B（总称为“130”）和水平划线（或切口线）140分开。使用（X，Y）坐标系，其中X方向表示水平方向并且Y方向表示垂直方向。没有按比例画出集成电路120A120F的阵列。通过光刻工艺在晶片110上重复印制了给定的次数N次，因此在晶片110上容纳了更大的芯片矩阵。0042对于常规晶片110而言，垂直和水平划线130A130B、140包括例如大于大约50M或标称大约62M的宽度。图1示出一个水平切口线140和两个垂直切口线130A、130B。水平切口线140示范性地容纳第一和第二测试和监控结构150A和150B，所述第一和第二测试和监控结构150A和150。
25、B包括例如过程控制监控测试结构，而第一垂直切口线130B包括第二测试和监控结构150B并且第二垂直划线130A包括第三测试和监控结构150C。当然，这仅仅是实例。也可以使用在切口线内的其它类型的结构和设置在其中的另外数目的结构。因此，该常规晶片110包括宏观的（WITHMACROS）垂直/水平切口线（划线）。垂直划线130A130B包括宽度KWV并且水平划线140包括宽度KWH。芯片120A120F被密封圈160围绕，其中密封圈160包括垂直宽度SRV和水平宽度SRH。类似地，芯片120A120F包括垂直宽度CW和水平宽度或长度CL。0043因此图1示出了具有坐标X和Y的光刻掩模版区，其中X坐。
26、标沿水平方向并且Y坐标沿垂直方向。此外，在图1中仅芯片120在区域170内部的一部分被示出，即第一到第六芯片120A到120F。芯片120A120F的中心对准垂直对准线180和水平对准线190的交点。然而，示出的设置仅起举例说明的作用。也可以使用芯片的其它规则或不规则的设置和形状，例如切口线的六边形形状和其它延伸。此外，芯片的数量也是可变的并且可以低于或高于6。对于下面的图2和3情况也是如此，图2和3也示出了相应的顶视图。0044图2示出根据本发明的实施例设置的具有芯片120A、120B的晶片110或在半导体晶片110上的集成电路阵列的示意图。使用不对称的垂直划线130和水平划线140的设置。。
27、详细地，在该实施例中将宽的垂直划线130不对称地减小到宽度KWV2为例如大约2M的窄划线132A、132B，而对于常规宽度KWH水平划线140没有变化。另外在该实施例中垂直划线130的一个实例在光刻掩模版内被保持在原始宽度KWV。在另外的实施例中也有更多的垂直划线130可以保持在原始宽度KWV。0045测试和监控结构150A150C被示范性地示出沿水平划线140和垂直划线130设说明书CN102354692ACN102354702A6/10页8置，其中第一测试和监控结构150A和第二测试和监控结构150B被示范性地示出沿水平划线140设置并且第三测试和监控结构150C被示范性地示出沿垂直划线1。
28、30设置。自然地，这仅仅是实例，也可以使用在切口线内的其它类型的结构和设置在其中的另外数目的结构。在另一个实施例中，介绍了具有窄宽度的附加水平划线142（图3），也介绍了具有常规宽度KWH的附加水平划线140，并且测试和监控结构150分布在宽的水平划线140。类似地，可以设置附加的宽垂直划线130使得测试和监控结构150或它们的一部分可以分布在不同的宽垂直划线130上。0046芯片120A、120B包括与以前相同的几何形状、长度CL和宽度CW，密封圈160也一样。芯片120A、120B仅沿晶片表面移动，使得在（X，Y）平面内使宽划线（水平划线140和/或垂直划线130）变窄。0047图3示出半。
29、导体晶片110上的集成电路或芯片120A、120B的阵列的示意图，其中宽水平划线140和宽垂直划线130两者都减小到大约2M的示范性宽度。需要的测试和测量结构150可以被集中在区域155中并且取代一个（或多个）管芯。如前所述，在图3中仅移动芯片120A、120B以将宽水平划线140的宽度从值KWH减小到具有大约2M的示范性值的值KWH2来获得窄水平划线142。以相同的方式减小宽垂直划线130的宽度KWV使得出现具有宽度KWV2的窄垂直划线132。窄垂直划线132的宽度KWV2和窄水平划线142的宽度KWH2例如可以包括2M而不是宽（常规）水平和垂直划线140、130的大约60M的示范性值。仅为。
30、了完整起见，要注意的是，上述图是基于这样的假定晶片是具有大约3MM的边缘排除（EDGEEXCLUSION）和大约60M的常规切口宽度的200MM直径的晶片。0048图4提供一个曲线图，所述曲线图示出根据本发明的实施例的作为芯片面积的函数的通过将水平切口宽度或水平划线140与垂直切口宽度或垂直划线130从大约62M的标称（当前）值减小到大约2M的值引起的每个晶片中的芯片数量的增加。图4中的曲线图示出所述的水平和垂直切口宽度从大约62M到大约2M的减小与此外作为芯片面积函数的净硅利用（NETSILICONUTILIZATION）的增加之间的近似关系。0049图5A到5E示出根据选项A切割晶片110。
31、并且以例如图3中所示的方式设置芯片120A、120B的工艺流程的步骤。在概述所述工艺步骤之前，相对于图5A更详细地描述晶片110。0050图5A示出通过晶片110的截面，其中所述截面是沿图3中越过第一芯片120A的一部分和第二芯片120B的一部分的线55制作的。在图5A中第一芯片120A被示出在左手侧并且第二芯片120B的部分被示出在右手侧，其中两个芯片被垂直切口线区域132A分开。晶片110包括具有第一表面212和第二表面214的衬底210，其中层堆叠220形成在第一表面212上。层堆叠220包括交替第一材料222和第二材料224的层组件。第一材料222包括例如氧化硅，并且第二材料224包括。
32、例如氮化物。沿着第二材料224的层，用于金属化的各级（LEVELS）被形成为金属层M1、M6，所述金属层M1、M6被第一材料222分开。所述金属层M1、M6中的每一个都包括沿层堆叠220横向形成在不同地方的不同部分（多个部件）。例如第一金属层的第一部分M1A形成在第一芯片120A处并且第一金属层的第二部分M1B形成在第二芯片120B处等等。此外所述金属层M1、M6可以通过通路接触V1、V2、V5连接。例如，通路接触V2A连接金属层M2A和M3A（在第一芯片120A中）。第一金属层M1可以通过接触插塞（CONTACTPLUG）被连接到衬底210。说明书CN102354692ACN10235470。
33、2A7/10页90051在实施例中，如图5A中所示，有六个具有第一材料222的层，所述六个具有第一材料222的层被五个具有第二材料224的层分开，并且当从第一表面212看时，在层组件220中的最后的层包括隔离层226。当然，也可以使用其它数目的层222，并且层的顺序可以变化达到这样的程度一个在另一个之上地设置两种以上的材料。因此，尽管在下文中层MI（0IN）的数目N被假定是6，但也可以使用其它数目。衬底210包括设置在第一芯片120A中的第一装置230A和设置在第二芯片120B中的第二装置230B。第一和第二装置230A和230B例如可以包括衬底210（包括例如硅）中的具有掺杂区的晶体管。第一。
34、装置230A可以通过第一接触插塞232A连接到金属层M1A并且第二装置230B可以通过第二接触插塞232B连接到金属层M1B。金属层M1A和M1B通过通路接触V1A、V5A和V1B、V5B依次连接到金属层M2A、M3A、M6A和M2B、M3B、M6B。第一芯片120A被第一密封圈160A密封并且第二芯片120B被第二密封圈160B密封，其中第一和第二密封圈160A和160B均包括金属层M1、M2、M6的两个部件，金属层M1、M2、M6的所述两个部件通过通路接触V1、V2、V5的两个部件被连接。0052更详细地，金属层MI（M1、M2、M3、M6）包括多个部件MIA、MIB、MIC、MID、MI。
35、E和MIF（下标I1、2、6计数不同的级）。金属层MIA被设置在第一芯片120A处，金属层MIB被设置在第二芯片120B处，第三和第四金属层MIC和MID被设置在第一密封圈160A处并且金属层MIE和MIF被设置在第二密封圈160B处。金属层MI通过通路接触VI连接，其中通路接触VI的部件VIA又接触第一芯片120A处的金属层MIA，通路接触VIB连接第二芯片120B处的金属层MIB，通路接触VIC和VID连接第一密封圈160A处的MIC和MID。通路接触VIE和VIF连接第二密封圈160B处的MIE和MIF。这样，第一表面212与最后的金属层M6连接，所述最后的金属层M6通过第一材料222的。
36、最后部分又与隔离层226分开。0053用于金属层M1、M2、M5的可能的材料包括铝或铜，金属层M6可以包括铝，通路接触V1、V2、V6可以包括铝或铜。通路接触V5和接触插塞可以包括钨。这些是示范性材料并且其它实施例包括不同的材料。另外，在其它实施例中层的数目以及金属化的数目不同。0054在图5A中描述的情形中，形成在衬底210、堆叠220和隔离或钝化层226内的芯片可以被完全加工，因为这些芯片仅仅需要被切割并且关于芯片的电路示意图不需要进一步处理。上部金属层M6的一些部分可以形成或与接触焊盘接触，为了容易理解图5A和随后的图，所述接触焊盘在图5A中没有被示出。所述接触焊盘允许芯片电路的外部接触。
37、并且保持不被隔离层226覆盖，所述隔离层226另外覆盖除了切口线区域之外的所有芯片区域。0055在解释晶片的结构之后，接下去描述切割步骤。在切割晶片110的第一步骤中，在隔离层226上沉积KE抗蚀剂层310，KE抗蚀剂层310例如可以包括有机材料并且通过利用KE掩模被图案化。0056图5B示出具有第一部分310A和第二部分310B的KE抗蚀剂层310的图案化结果，所述第一部分310A和第二部分310B被由于图案化形成的开口320分开。开口320沿垂直切口线132A定位（所述切口线132A沿垂直于制图平面的方向连续）。因此KE抗蚀剂层的第一部分310A形成在具有第一密封圈160A的第一芯片120。
38、A上，KE抗蚀剂层的第二部分310B形成在具有第二密封圈160B的第二芯片120B上，并且沿开口320，隔离层226被暴露。在隔离层226的曝光之后，可以对KE抗蚀剂层的第一和第二部分310A、310B进行显说明书CN102354692ACN102354702A8/10页10影。KE抗蚀剂层310的图案化例如可以包括刻蚀步骤。0057图5C示出随后的步骤，其中沿垂直切口线区域132A除去隔离层226和层堆叠220。该除去步骤例如可以包括停止在衬底210上的刻蚀，并且从而在具有第一密封圈160A的第一芯片120A的位置处和在具有第二密封圈160B的第二芯片120B的位置处层堆叠220被开口320。
39、分开，使得层堆叠220分成不同的部分，被密封圈密封的每个芯片都是所述层堆叠220的一个部分。该步骤除了隔离层226之外还刻蚀示范性氧化物层222和示范性氮化物层224，所述隔离层226也可以包括氮化物材料。在该步骤中，也可以除去衬底210的少量厚度，即，刻蚀并不是正好停止在衬底210上。这种刻蚀的实例是氧化物等离子体干法刻蚀。0058图5D示出后面的步骤，其中衬底210的部分326被除去使得开口320延伸到衬底210的内部。除去衬底210的部分326的步骤例如可以包括干法等离子体刻蚀并且可以以各向异性的方式进行，那意味着衬底210仅沿朝第二表面214的垂直方向被开口。可替换地，也可以在从隔离层。
40、226除去KE抗蚀剂层310之后执行除去衬底210的部分326的步骤，衬底210的部分326的深度D取决于切割过程后芯片120A、120B的期望厚度（或芯片120A、120B的被减薄的衬底）并且可以例如通过刻蚀过程的长度来被调整。0059在图5E中KE抗蚀剂层310从隔离层226被除去并且衬底210从第二表面214被减薄，使得具有第一密封圈160A的第一芯片120A与具有第二密封圈160B的第二芯片120B分开。这意味着减薄的衬底210的厚度DS小于衬底210的部分326的深度D。因此，第一芯片120A和第二芯片120B不再相连并且彼此分开。类似地，晶片110上的剩余芯片被分开使得所有的芯片1。
41、20单切下来，这完成了切割过程。背面减薄工艺可以例如执行衬底210的减薄。0060图6A到6E示出根据前述选项B切割晶片110的另一个工艺流程。0061图6A示出晶片110的起始点，所述晶片110与图5A中所示的晶片110沿垂直切口线区域132A的路线不同，层堆叠220包括从第一表面212到最后的金属层级M6的导电材料。因此，切口线区域132A包括例如由沿金属级M1、M2、M3、M6的多个金属层形成的层堆叠，所述金属级M1、M2、M3、M6可以依次通过通路接触V1、V2、V3、V5被连接。在最后的金属级M6上，有两个隔离层225和226，所述隔离层225和226也保护晶片110。在另一侧，接触。
42、插塞CP连接第一金属级M1与衬底210。0062金属层的第六级M6的合适材料是铝，第一金属层M1和衬底210之间的通路接触V5和接触插塞CP例如可以包括钨，并且金属级M1到M5以及通路接触V1到V4的材料例如可以包括铝或铜。0063正如图5A和5B，在第一步骤中沉积KE抗蚀剂层310，以这样的方式图案化所述KE抗蚀剂层310沿分开具有第一密封圈160A的第一芯片120A与具有第二密封圈160B的第二芯片120B的垂直切口线区域132A存在开口320。开口320还暴露隔离层226，并且任选地，在切割晶片110的该步骤期间显影KE抗蚀剂层310。0064在图6B中，为了除去包括例如氧化硅和氮化物的。
43、隔离层226和另外的隔离层225，执行选择性刻蚀步骤。金属层的第六级M6沿开口320被暴露。0065在顶部氮氧化物（OXINITRITE）层的KE刻蚀之后，图6C示出这样的刻蚀步骤，其中从开口320到衬底210的第一表面212除去沿层堆叠220的导电材料。因此，沿着垂直说明书CN102354692ACN102354702A9/10页11切口线区域132A，具有第一密封圈160A的第一芯片120A的层堆叠220与具有第二密封圈160B的第二芯片120B的层堆叠220分离开。沿垂直切口线区域132A除去导电材料的该步骤可以例如包括刻蚀步骤，所述刻蚀步骤选择性地刻蚀金属层M6到M1、通路接触V1到V。
44、5以及接触插塞CP并且停止在例如衬底210上。在该刻蚀步骤期间，衬底210也可以在一定程度上被刻蚀（在该图中未示出）使得在该步骤期间衬底210的一部分也被除去。0066除去导电材料的步骤例如可以包括KE切口刻蚀、湿法腐蚀，所述湿法腐蚀是基于例如叫做PIRANHA（食人鱼）的化学溶液，所述化学溶液选择性地除去有机光致抗蚀剂以及金属物质。自然，其它化学溶液也是可应用的。在除去沿垂直切口线区域132A的开口320内部的导电材料时，也可以除去KE抗蚀剂层310（或它们的部分310A、310B等）。通过适当选择化学溶液，这是可以实现的。0067图6D示出一个步骤，其中衬底210的一部分326被除去例如到。
45、深度D，所述深度D小于衬底210的厚度L。图6D也示出，在除去层堆叠220内部的金属层的刻蚀步骤期间，也除去衬底210的少量厚度D。正如图5D中描述的工艺步骤，该步骤可以包括仅沿垂直切口线区域132A除去衬底材料的各向异性刻蚀，并且可以包括等离子体刻蚀步骤。0068图6E示出随后的从第二表面214开始的晶片210的下一个减薄工艺的结果，使得衬底包括厚度DS，一般而言所述厚度DS小于在先前步骤中除去的衬底210的部分326的深度D。结果，具有第一密封圈160A的第一芯片120A与具有第二密封圈160B的第二芯片120B分离开。以相同的方式，其它芯片120也被分开使得晶片120单切成多个芯片。正如。
46、在选项A中，衬底210的该减薄工艺可以例如包括背面研磨工艺。0069总之，图5A到5E示出选项A的工艺步骤的示意图并且图6A到6E示出选项B的工艺流程图，其中采用光刻掩模KE310。KE掩模310被设计成例如容纳仅大约2M的缝隙，所述缝隙围绕在管芯的（四）侧而没有中断。0070图7示出包括第一KE掩模层310A的第一芯片120A、包括第二KE掩模层310B的第二芯片120B、以及包括第三KE掩模层310C的第三芯片120C。第一和第二芯片120A和120B被密封圈160密封并且被宽度为KW2的切口线区域132、142（在所述图中切口线区域可以是水平或垂直的）分开。由于如图5A到5E或图6A到6。
47、E所描述的工艺步骤，第一芯片120A的第一层堆叠220A、第二芯片120B的第二层堆叠220B以及第三芯片120C的第三层堆叠220C被所述刻蚀工艺分开，并且另外衬底210沿切口线区域132、142被切到深度D。在如图7中所示的实施例中，衬底210的减薄被执行一段长的时间直到芯片120A120C单切下来。因此，如果衬底210包括原始厚度，则进行减薄直到减薄的衬底210包括至多为D的厚度，所述厚度D是在如前所述的刻蚀工艺期间衬底210的部分326的去除深度。0071衬底210的原始厚度可以例如包括大约700M的值，并且深度D可以例如处在大约10和大约100M之间的区域中、或在大约20到大约50M。
48、之间的区域中。因此，在该实施例中，晶片210的研磨工艺或减薄工艺为很薄的芯片120分开每一个芯片120，其中减薄的衬底210仅包括近似等于深度D的厚度。0072图8示出包括分开每个芯片120的切割（例如背面激光切割）的另一个实施例。如果衬底210包括超过深度D的厚度，则这是特别有利的。例如，如果减薄的衬底210将具有大约180M或大约100M以上的厚度L1，使得工艺上难以除去衬底210的部分326达到该高值L1的深度D。因此，选择不同的方法。在第一步骤中，衬底210从原始值L被减说明书CN102354692ACN102354702A10/10页12薄到目标值L1，产生具有第二表面214的减薄的。
49、衬底210。在该步骤中芯片120仍然没有被分开，因此需要第二步骤，在第二步骤中从所述第二表面214沿切口线区域132、142对减薄的衬底210执行切割。0073例如，利用该过程，背面激光束切割可以分开芯片120，并且该激光束切割可以沿切口线区域132、142进行并且包括宽度W。如所述，从减薄的衬底210的第二表面214执行激光束切割直到所述激光束沿切口线区域132、142穿透减薄的衬底210以获得到被去除部分326的开口连接。因此，执行所述切割至少到这样的深度所述深度是厚度L1和深度D之间的差。0074激光束或激光锯可以例如包括在大约5M到大约50M的范围内或在大约10M到大约20M之间的宽度W，并且在该实施例中原始晶片厚度L可以是大约700M。如果减薄的衬底210包括特定的最小厚度L1，所述L1大于深度D，并且所述L1在工艺上又难以通过前述的（刻蚀）方法获得，则该实施例是特别有利的。说明书CN102354692ACN102354702A1/16页13图1说明书附图CN102354692ACN102354702A2/16页14图2说明书附图CN102354692ACN102354702A3/16页15图3说明书附图CN102354。