包括存储器管理装置的信息处理装置和存储器管理方法.pdf

本发明涉及包括存储器管理装置的信息处理装置，其具备：从处理器接收写入目的地逻辑地址和写入对象数据的部分，该写入目的地逻辑地址指定对混合存储器的写入位置，该混合存储器包括第1存储器和非易失性的第2存储器；以使得对上述第2存储器的存取次数少于对上述第1存储器的存取次数的方式，确定与上述写入目的地逻辑地址对应的写入目的地物理地址的部分；把使得上述写入目的地逻辑地址与上述写入目的地物理地址相关的地址变换数据，存储到存储部的部分；以及，把上述写入对象数据写入到上述混合存储器中的、由上述写入目的地物理地

1、  一种包括存储器管理装置的信息处理装置，该存储器管理装置具备：
从处理器接收写入目的地逻辑地址和写入对象数据的接收部，该写入目的地逻辑地址指定对混合存储器的写入位置，该混合存储器包括第1存储器和非易失性的第2存储器；
以使得对上述第2存储器的存取次数少于对上述第1存储器的存取次数的方式，确定与上述写入目的地逻辑地址对应的写入目的地物理地址的地址确定部；
把使得上述写入目的地逻辑地址与上述写入目的地物理地址相关的地址变换数据，存储到存储部的地址管理部；以及
把上述写入对象数据写入到上述混合存储器中的、由上述写入目的地物理地址所表示的位置的写入部。

2、  根据权利要求1所述的信息处理装置，其中，
上述地址确定部，基于上述写入对象数据的重要度和存取频度之中的至少一个，确定上述混合存储器中的上述写入对象数据的写入目的地物理地址，
上述写入对象数据的重要度和存取频度之中的至少一个，基于上述写入对象数据的种类、由用户设定的数据和上述写入对象数据的存取频度信息之中的至少一个确定。

3、  根据权利要求1所述的信息处理装置，其中，
上述地址确定部，基于上述写入对象数据的重要度和存取频度之中的至少一个，判断上述写入对象数据是属于存取频度高的组还是属于存取频度低的组，在判断为上述写入对象数据属于存取频度高的组时，把上述第1存储器中的未使用的物理地址确定为上述写入目的地物理地址，在判断为上述写入对象数据属于存取频度低的组时，把上述第2存储器中的未使用的物理地址确定为上述写入目的地物理地址。

4、  根据权利要求2所述的信息处理装置，其中，
上述重要度，基于上述写入对象数据的数据类别、使数据的特征与重要度相关的用户设定数据和从上述写入对象数据的最后的存取到当前为止的未使用时间之中的至少一个求得。

5、  根据权利要求2所述的信息处理装置，其中，
上述存取频度，基于由上述写入对象数据的数据类别确定的存取频度的推测值和上述写入对象数据的存取频度的观测值之中的至少一个求得。

6、  根据权利要求1所述的信息处理装置，其中，
上述存储部，存储包括写入对象数据固有的存取频度信息的数据固有信息，
上述地址确定部，基于上述数据固有信息，以使得上述第1存储器的存取频度比上述第2存储器的存取频度高、且存取频度在上述第1存储器内和上述第2存储器内均等化的方式，确定上述混合存储器中的上述写入对象数据的写入目的地物理地址。

7、  根据权利要求1所述的信息处理装置，其中，
上述存储部，存储包括对上述混合存储器的各个区域的存取发生次数的存储器使用信息，
上述地址确定部，基于上述存储器使用信息，以使得上述第1存储器的存取频度比上述第2存储器的存取频度高、且存取频度在上述第1存储器内和上述第2存储器内均等化的方式，确定上述混合存储器中的上述写入对象数据的写入目的地物理地址。

8、  根据权利要求1所述的信息处理装置，其中，
上述存储部，存储包括上述混合存储器的页尺寸以及块尺寸、和上述混合存储器中的每一个区域的能存取次数的存储器固有信息，
上述地址确定部，基于上述存储器固有信息，以使得上述第1存储器的存取频度比上述第2存储器的存取频度高、且存取频度在上述第1存储器内和上述第2存储器内均等化的方式，确定上述混合存储器中的上述写入对象数据的写入目的地物理地址。

9、  根据权利要求1所述的信息处理装置，其中，
上述地址确定部，相应于上述第1存储器的使用率信息和上述第2存储器的使用率信息，变更用来判断是把上述写入对象数据存储到上述第1存储器还是存储到上述第2存储器的阈值。

10、  根据权利要求1所述的信息处理装置，其中，
上述写入对象数据，具备数据主体和关于上述数据主体的存取频度信息，
上述地址确定部，基于包括在上述写入对象数据内的上述存取频度信息，确定上述写入目的地物理地址。

11、  根据权利要求1所述的信息处理装置，其中，
上述写入对象数据的上述存取频度信息，能由操作系统管理或由用户设定。

12、  根据权利要求1所述的信息处理装置，其中，
上述第1存储器是易失性半导体存储器，上述第2存储器具备：在1个存储单元内能存储M位的第1非易失性半导体存储器块和在1个存储单元内能存储M+1位以上的第2非易失性半导体存储器块，其中，上述M为1以上的整数，
上述地址确定部，基于上述写入对象数据的重要度和存取频度之中的至少一个，判断上述写入对象数据属于存取频度高的组、存取频度中等的组、存取频度低的组中的哪一组，在判断为上述写入对象数据属于存取频度高的组时，把上述易失性半导体存储器中的未使用的物理地址确定为上述写入目的地物理地址，在判断为上述写入对象数据属于存取频度中等的组时，把上述第1非易失性半导体存储器块中的未使用的物理地址确定为上述写入目的地物理地址，在判断为上述写入对象数据属于存取频度低的组时，把上述第2非易失性半导体存储器块中的未使用的物理地址确定为上述写入目的地物理地址。

13、  根据权利要求1所述的信息处理装置，其中，
还具备再配置部，该再配置部相应于与上述写入对象数据的重要度和存取频度之中的至少一个相关的、从上次的写入时开始的动态变化，确定用来把存储在上述第1存储器和上述第2存储器之中的一方的存储器内的上述写入对象数据再配置到上述第1存储器和上述第2存储器之中的另一方的存储器内的再配置后的写入目的地物理地址，把上述写入对象数据再配置到上述另一方的存储器内；
上述地址管理部利用上述再配置后的写入目的地物理地址，对存储在上述存储部内的地址变换数据进行更新。

14、  根据权利要求12所述的信息处理装置，其中，
还具备再配置部，该再配置部，相应于与上述写入对象数据的重要度和存取频度之中的至少一个相关的、从上次的写入时开始的动态变化，确定用来把存储在上述第1非易失性半导体存储器块和上述第2非易失性半导体存储器块之中的一方的存储器块内的上述写入对象数据再配置到上述第1非易失性半导体存储器块和上述第2非易失性半导体存储器块之中的另一方的存储器块内的再配置后的写入目的地物理地址，把上述写入对象数据再配置到上述另一方的存储器块内，
上述地址管理部利用上述再配置后的写入目的地物理地址，对存储在上述存储部内的地址变换数据进行更新。

15、  根据权利要求1所述的信息处理装置，其中，
上述接收部，从上述处理器取得读取目的地逻辑地址，
该信息处理装置还具备：
基于存储在上述存储部内的地址变换数据，把上述读取目的地逻辑地址，变换成上述混合存储器的读取目的地物理地址的地址变换部；
从上述混合存储器，读取与上述读取物理地址对应的读取对象数据的读取部；以及
把上述读取对象数据传送给上述处理器的传送部。

16、  根据权利要求15所述的信息处理装置，其中，
上述传送部，把从上述混合存储器读取的数据存储到工作存储部内，将存储在上述工作存储部内的数据之中的、与上述读取目的地物理地址对应的部分的读取对象数据，传送给上述处理器。

17、  根据权利要求15所述的信息处理装置，其中，
对上述混合存储器的写入单位和读取单位，是页尺寸、页尺寸的倍数、块尺寸或块尺寸的倍数。

18、  一种存储器管理方法，其特征在于：
从处理器接收写入目的地逻辑地址和写入对象数据，该写入目的地逻辑地址指定对包括第1存储器和非易失性的第2存储器的混合存储器的写入位置，
以使得对上述第2存储器的存取次数少于对上述第1存储器的存取次数的方式，确定与上述写入目的地逻辑地址对应的写入目的地物理地址；
把使得上述写入目的地逻辑地址与上述写入目的地物理地址相关的地址变换数据，存储到存储部，
把上述写入对象数据写入到上述混合存储器中的、由上述写入目的地物理地址所表示的位置。

19、  根据权利要求18所述的存储器管理方法，其特征在于：
在写入了数据后，还相应于与上述写入对象数据的重要度和存取频度之中的至少一个相关的、从上次的写入时开始的动态变化，确定用来把存储在上述第1存储器和上述第2存储器之中的一方的存储器内的上述写入数据再配置到上述第1存储器和上述第2存储器之中的另一方的存储器内的再配置后的写入目的地物理地址，把上述写入对象数据再配置到上述另一方的存储器内，
利用上述再配置后的写入目的地物理地址，对存储在上述存储部内的地址变换数据进行更新。

20、  根据权利要求18所述的存储器管理方法，其特征在于：
从上述处理器取得读取目的地逻辑地址，
基于存储在上述存储部内的地址变换数据，把上述读取目的地逻辑地址，变换成上述混合存储器的读取目的地物理地址，
从上述混合存储器，读取与上述读取物理地址对应的读取对象数据，
把上述读取对象数据传送给上述处理器。

包括存储器管理装置的信息处理装置和存储器管理方法
技术领域
本发明涉及包括对从处理器向存储器进行的存取进行管理的存储器管理装置的信息处理装置和存储器管理方法。
背景技术
现有的MPU(微处理单元)，把DRAM(动态随机存取存储器)用作主存储器(主存储装置)。此外，现有的MPU，例如，还把闪速存储器用作2次存储装置。现有的MPU和闪速存储器，通过I/O接口进行连接。闪速存储器可被MPU用作文件存储器。
在现有技术中，NAND型闪速存储器的管理功能，被装配在文件系统内。
在MPU内具备高速缓冲存储器，作为主存储器使用DRAM，此外，MPU对NAND型闪速存储器进行存取的情况下，在现有技术中，要进行符合以下的存储器分级体系的工作。
首先，MPU借助于MMU(存储器管理单元)，把逻辑地址变换成物理地址，对高速缓冲存储器进行存取。
在这里，MPU要借助于操作系统(OS)的虚拟存储管理，关于一部分的数据，对本身为主存储器的DRAM进行存取。
然后，MPU在需要对NAND型闪速存储器进行存取的情况下，借助于闪速文件系统(flash file system)，进行避开NAND型闪速存储器中的不良块(block)的控制、无间隔地对NAND型闪速存储器的全部块进行存取的控制等，确定NAND型闪速存储器的物理位置。
MPU根据所确定的物理位置，对NAND型闪速存储器进行存取。
在现有的MPU中，存储器分级体系越多，包括在不同的分级体系内的工作就越多，在不同的分级体系的工作间进行最佳化就越困难。例如，在MPU替换高速缓冲存储器的数据时，进行NAND型闪速存储器所特有的不良块的管理等之类的控制，由于各工作属于不同的存储器分级体系，故是难于实现的。
在MPU对2次存储装置的文件进行存取的情况下，现有的操作系统(OS)都需要执行许多的处理。在主存储器的存储容量小的信息处理装置中，有时HDD(硬盘)或SSD(固态驱动器)等的2次存储装置被MPU进行存取的次数增多，程序的处理个数增多，处理时间变长。
为了解决这样的问题，人们使用了这样的方式：例如在便携式设备中，准备好与NAND型闪速存储器容量相同的DRAM，在启动时，把NAND型闪速存储器的全部数据都转移到DRAM内。
但是，该方式中，需要装配容量与低成本的NAND型闪速存储器相同大小的高成本的DRAM，例如对于那些像便携式设备等那样的具有小容量的存储器的设备来说易于应用，但是对于其它的存储容量大的装置来说应用是困难的。
在专利文献1(特开2008-242944号公报)中，提出了整合存储器管理装置。在该整合存储器管理装置中，作为对MPU的主存储器使用的是NAND型闪速存储器。此外，在专利文献1中，把MPU的1次高速缓冲存储器、2次高速缓冲存储器和本身为主存储器的NAND型闪速存储器，看作是同一存储器分级体系。整合存储器管理装置的高速缓存控制器，除了进行对1次高速缓冲存储器和2次高速缓冲存储器的存储器管理之外，还执行对主存储器的存储器管理。
在专利文献2(特开平7-146820号公报)中，公开了作为信息处理装置的主存储装置采用闪速存储器的技术。在专利文献2中，通过本身为易失性存储器的高速缓冲存储器，把闪速存储器连接到系统的存储器总线上。在高速缓冲存储器设置有对存储在该高速缓冲存储器内的数据的地址或存取历史等的信息进行存储的地址阵。控制器参照存取目的地的地址，向存储器总线供给高速缓冲存储器或闪速存储器的数据，或者，存储存储器总线的数据。
在专利文献3(特开2001-266580号公报)中，公开了能把不同种类的半导体存储器件连接到共用的总线上的发明。
该专利文献3的半导体存储器件，包括随机存取存储器芯片和具备上述随机存取存储器芯片的封装体。上述封装体具有将上述随机存取存储器芯片电连接到外部装置的多个引脚(pin)。多个引脚，同样地向上述随机存取存储器和电可擦除以及可编程的非易失性半导体存储器提供存储功能。上述多个引脚中的各个，配置在非易失性半导体存储器的对应的引脚的位置。
发明内容
本发明的形态1所涉及的包括存储器管理装置的信息处理装置，具备：
从处理器接收指定对于包括第1存储器和非易失性的第2存储器的混合存储器的写入位置的写入目的地逻辑地址和写入对象数据的接收部分，
以使得对上述第2存储器的存取次数少于对上述第1存储器的存取次数的方式，来确定与上述写入目的地逻辑地址对应的写入目的地物理地址的地址确定部分，
把使得上述写入目的地逻辑地址和上述写入目的地物理地址相关联的地址变换数据，存储到存储部分的地址管理部分，以及
把上述写入对象数据写入到上述混合存储器的上述写入目的地物理地址所表示的位置的写入部分。
在本发明的形态2所涉及的存储器管理方法中，
从处理器接收指定对于包括第1存储器和非易失性的第2存储器的混合存储器的写入位置的写入目的地逻辑地址和写入对象数据，
以使得对上述第2存储器的存取次数少于对上述第1存储器的存取次数的方式，来确定与上述写入目的地逻辑地址对应的写入目的地物理地址，
把使得上述写入目的地逻辑地址和上述写入目的地物理地址相关联的地址变换数据，存储到存储部分，
把上述写入对象数据写入到上述混合存储器的上述写入目的地物理地址所表示的位置。
附图说明
图1是示出了本发明的实施形态1的存储器管理装置的一个例子的框图。
图2示出了实施形态1的存储器管理装置的存储器分级体系的第1例。
图3是示出了具备实施形态1的存储器管理装置的MPU，存储NAND型闪速主存储器的数据、写入次数数据的一部分、地址变换表的一部分的情况下的工作的一个例子的流程图。
图4是示出了在具备实施形态1的存储器管理装置的MPU中，从1次高速缓冲存储器或NAND型闪速主存储器中读取数据的情况下的工作的一个例子的流程图。
图5是示出了从具备实施形态1的存储器管理装置的MPU发生向1次高速缓冲存储器的高速缓存行进行的改写，然后把1次高速缓冲存储器3的数据存储到NAND型闪速主存储器的情况下的工作的一个例子的流程图。
图6是示出了本发明的实施形态2的存储器管理装置的一个例子的框图。
图7示出了实施形态2的存储器管理装置的存储器分级体系的一个例子。
图8是示出了本发明的实施形态3的存储器管理装置的第1例的框图。
图9是示出了实施形态3的存储器管理装置的第2例的框图。
图10是示出了本发明的实施形态4的存储器管理装置的应用例的框图。
图11是示出了本发明的实施形态5的存储器管理装置的一个例子的框图。
图12示出了实施形态5的系统逻辑地址的一个例子。
图13是示出了本发明的实施形态6的存储器管理装置的一个例子的框图。
图14示出了实施形态6的系统逻辑地址的一个例子。
图15是示出了本发明的实施形态7的存储器管理装置的一个例子的框图。
图16是示出了本发明的实施形态8的存储器管理装置的构成的一个例子的框图。
图17是示出了实施形态8的存储器管理装置的微处理器的功能的一个例子的框图。
图18是示出了实施形态8的存储器管理装置的传输算法的第1工作的例子的框图。
图19是示出了实施形态8的存储器管理装置的传输算法的第2工作的例子的框图。
图20是示出了实施形态8的存储器管理装置的传输算法的第3工作的例子的框图。
图21是示出了磨损均化的一个例子的框图。
图22是示出了管理多个NAND型闪速主存储器的存储器管理装置的一个例子的立体图。
图23是示出了对于具备MMU的现有的处理器，使用实施形态8的存储器管理装置的多处理器系统的一个例子的框图。
图24是示出了现有的多处理器系统的一个例子的框图。
图25是示出了求广阔的地址空间用的指针的处理的一个例子的框图。
图26是示出了由多个高速缓冲存储器和多个NAND型闪速主存储器所形成的虚拟存储空间的一个例子的框图。
图27是示出了本发明的实施形态9的存储器管理装置的构成的一个例子的框图。
图28是示出了实施形态9的存储器管理装置的处理部的构成的一个例子的框图。
图29是示出了用实施形态9的存储器管理装置实现的物理地址空间的一个例子的框图。
图30是示出了实施形态9的操作系统的工作的一个例子的框图。
图31示出了关于处理程序用来把文件映像到混合主存储器的区域的动态重要度的计算例。
图32示出了实施形态9的存储器的使用率和阈值之间的关系的一个例子。
图33是示出了由实施形态9的存储器管理装置实施的向混合主存储器的数据写入工作的一个例子的流程图。
图34示出了实施形态9的写入对象数据和读取对象数据的数据结构的一个例子。
图35示出了实施形态9的着色表(coloring table)的一个例子。
图36示出了实施形态9的混合主存储器的地址映像的一个例子。
图37示出了本发明的实施形态10的混合主存储器的存储器映像的一个例子。
图38示出了实施形态10的着色表的一个例子。
图39是示出了着色表的生成处理的一个例子的流程图。
图40是示出了由操作系统进行的着色表的条目的生成处理的一个例子的流程图。
图41示出了对于各种数据的SW_Color、SR_Color、数据寿命的分配设定的第1例。
图42示出了对于各种数据的SW_Color、SR_Color、数据寿命的分配设定的第2例。
图43示出了着色表的条目的排列(alignment)的第1例。
图44示出了着色表的条目的排列的第2例。
图45示出了着色表中的写入频度和读取频度的计算方法的一个例子。
图46是示出了实施形态10的存储器管理装置1的读取方式的确定工作的一个例子的流程图。
图47是示出了实施形态10的存储器管理装置的数据读取的处理的一个例子的流程图。
图48是示出了实施形态10的存储器管理装置的数据写入的处理的一个例子的流程图。
图49是示出了实施形态10的存储器管理装置的写入目的地区域的确定工作的一个例子的流程图。
图50是示出了非易失性半导体存储器的任意的块中的擦除次数的变化的一个例子的曲线图。
图51是示出了在磨损均化中把对擦除次数的差的阈值设定得小的情况下的变化的一个例子的曲线图。
图52示出了根据着色表的信息确定作为基准的擦除次数的确定表的一个例子。
图53是示出了与可擦除次数对应的块的分组的一个例子的曲线图。
图54示出了与可擦除次数对应的块的分组的判断基准。
图55示出了根据着色表的信息搜寻磨损均化中的块所属的组的一个例子。
图56是示出了还具备高速缓冲存储器的实施形态10的存储器管理装置的一个例子的框图。
具体实施方式
以下，边参看附图边对本发明的各个实施形态进行说明。另外，在以下的说明中，对于那些大体上或实质上相同的功能和构成要素，赋予同一标号，关于重复的说明仅仅在必要的情况下才进行说明。
在以下的各个实施形态中，存储器管理装置，例如，形成于包括MPU之类的处理器的信息处理装置或包括处理器和存储器的信息处理装置内。
实施形态1
本实施形态的存储器管理装置(单一(flat)式存储器管理装置)，形成于MPU内，对于高速缓冲存储器和主存储器进行存储器管理。存储器管理装置，削减与存储器存取相关的存储器分级体系的数目，使得可以容易地实现存储器存取的最佳化。
在本实施形态中，作为主存储器，假定使用非易失性半导体。但是，作为主存储器，就像在下述的实施形态9以后中说明的那样，也可以使用包括第1存储器和非易失性的第2存储器的混合主存储器。
在本实施形态中，对把MPU的MMU、MPU的高速缓存控制器、主存储器用MMU整合起来的存储器管理装置进行说明。
图1是示出了本实施形态的存储器管理装置的一个例子的框图。另外，在本实施形态中，虽然说明的是主存储器为NAND型闪速存储器的例子，但是，如上所述，例如也可以使用混合主存储器等那样的别的存储装置。作为主存储器，例如，也可以使用NOR型闪速存储器等之类的别的非易失性半导体存储器。在本实施形态中，所谓存取包括数据(或程序)的读取和写入的至少一方。
MPU101，具备存储器管理装置102，对NAND型闪速主存储器104进行存取。
NAND型闪速主存储器104，在内部存储地址变换表105、写入次数数据106。写入次数数据106，与表示主存储器的存取状态的主存储器历史表相对应。
地址变换表105是使得NAND型闪速主存储器104的逻辑地址与物理位置或者物理地址相关联的数据。
写入次数数据106，示出NAND型闪速主存储器104的各页或各块的写入次数。
存储器管理装置102，具备：MMU107、高速缓存控制器108、1次高速缓冲存储器103、2次高速缓冲存储器122、主存储器用MMU109和存取历史存储部(NAND信息寄存器)110。此外，高速缓存控制器108，具备1次高速缓冲存储器103用的第1高速缓存控制器108a和2次高速缓冲存储器122用的第2高速缓存控制器108b。此外，主存储器用MMU109，具备地址关系存储部123。另外，主存储器用MMU109与地址关系存储部123，也可以分离开来。
例如，存储器管理装置102，能以整合于一个芯片上的状态形成。
在本实施形态中，虽然是以高速缓冲存储器为2个的情况为例进行说明，但是，高速缓冲存储器的个数也可以是1个或3个以上。
MMU107，把高速缓冲存储器103、122的逻辑地址变换成物理地址。
1次高速缓冲存储器103，具有标签存储区域103a和行存储区域103b。
2次高速缓冲存储器122，具有标签存储区域122a和行存储区域122b。
在本实施形态中，1次高速缓冲存储器103和2次高速缓冲存储器122的行尺寸，为与NAND型闪速主存储器104的块相同的尺寸(例如，256千字节)或块尺寸的倍数，或者是NAND型闪速主存储器104的页尺寸或页尺寸的倍数的尺寸。由此，可以使得把NAND型闪速主存储器104的数据向1次高速缓冲存储器103或2次高速缓冲存储器122移动的工作，和把1次高速缓冲存储器103或2次高速缓冲存储器122的数据向NAND型闪速主存储器104移动的工作，以页为单位、以页尺寸的整数倍为单位(2以上)、以块为单位、以块尺寸的整数倍为单位(2以上)进行，可以简化数据的移动。
在本实施形态中，1次高速缓冲存储器103和2次高速缓冲存储器122例如是回写(write back)型。此外，2次高速缓冲存储器122的存储容量比1次高速缓冲存储器103大但是速度低。
第1高速缓存控制器108a，控制对1次高速缓冲存储器103的存取。
说得更具体点，第1高速缓存控制器108a，在从1次高速缓冲存储器103读取数据的情况下，根据从MMU107得到的物理地址，读取与1次高速缓冲存储器103中的物理地址对应的数据。此外，第1高速缓存控制器108a，在向1次高速缓冲存储器103写入数据的情况下，根据从MMU107得到的物理地址，向与1次高速缓冲存储器103中的物理地址对应的位置，写入写入对象的数据。
第2高速缓存控制器108b，控制对2次高速缓冲存储器122的存取。
说得更具体点，第2高速缓存控制器108b，在从2次高速缓冲存储器122读取数据的情况下，根据从MMU107得到的物理地址，读取与2次高速缓冲存储器122中的物理地址对应的数据。此外，第2高速缓存控制器108b，在向2次高速缓冲存储器122写入数据的情况下，根据从MMU107得到的物理地址，向与2次高速缓冲存储器122中的物理地址对应的位置，写入写入对象的数据。
主存储器用MMU109，控制对NAND型闪速主存储器104的存取。
主存储器用MMU109，根据需要，把NAND型闪速主存储器104的地址变换表105的一部分或全部，作为地址关系数据，存储到地址关系存储部123内。此外，主存储器用MMU109，还根据需要，把NAND型闪速主存储器104的写入次数数据106的一部分或全部，作为存取历史数据，存储到存取历史存储部110内。
主存储器用MMU109，把NAND型闪速主存储器104的逻辑地址变换成物理位置。
主存储器用MMU109，根据NAND型闪速主存储器104的物理位置，从NAND型闪速主存储器104进行数据的读取，经由第1高速缓存控制器108a或第2高速缓存控制器108b，把数据存储到1次高速缓冲存储器103或2次高速缓冲存储器122内。
主存储器用MMU109，在已从NAND型闪速主存储器104读取了新的数据的情况下，就读取与该新的数据有关的地址变换表的数据以及写入次数数据，分别存储到地址关系存储部123和存取历史存储部110内。
主存储器用MMU109，在要向NAND型闪速主存储器104写入数据的情况下，就要根据地址关系数据和存取历史数据，进行无间隔地对NAND型闪速主存储器104的全部区域或全部的块进行存取的控制、用来使NAND型闪速主存储器104的各个区域或各块的写入次数均等化的控制、避开不良区域或不良块的控制等。然后，主存储器用MMU109，经由第1高速缓存控制器108a或第2高速缓存控制器108b，取得存储在1次高速缓冲存储器103或2次高速缓冲存储器122内的数据，根据NAND型闪速主存储器104的物理位置，把该所取得的数据存储到NAND型闪速主存储器104内。
主存储器用MMU109，在已把数据写入到了NAND型闪速主存储器104内的情况下，就根据与所写入的数据有关的逻辑地址与物理位置之间的关系，更新地址关系存储部123的地址关系数据，还要更新存取历史存储部110的存取历史数据。
主存储器用MMU109，根据需要，分别对NAND型闪速主存储器104的地址变换表105和写入次数数据106反映存储在主存储器用MMU109内的地址关系数据和存储在存取历史存储部110内的存取历史数据。就是说，主存储器用MMU109，使存储在MPU101内的地址关系数据和存储在NAND型闪速主存储器104的地址变换表105进行匹配。此外，主存储器用MMU109，还使得存取历史存储部110的存取历史数据和NAND型闪速主存储器104的写入次数数据106进行匹配。
存取历史存储部110，存储NAND型闪速主存储器104的页或块(物理位置)的存取状态的历史。在本实施形态中，存取历史存储部110，对于NAND型闪速主存储器104的各页或各块的写入次数数据106之中的与一部分或全部的页或块相关的写入次数数据进行存储。
例如，各块的写入次数数据用4个字节存储，各块尺寸定为256千字节。在该情况下，如果假定NAND型闪速主存储器104的存储容量为1兆字节，则存储在NAND型闪速主存储器104内的块数就是4块，为存储各块的写入次数所需要的存储容量就变成为16字节。在同样的情况下，若设NAND型闪速主存储器104的存储容量为1千兆字节，则存储在NAND型闪速主存储器104内的块数就是4096块，为存储各块的写入次数所需要的存储容量就变成为16千字节。再有，在同样的情况下，若设NAND型闪速主存储器104的存储容量为16千兆字节，则为存储各块的写入次数所需要的存储容量就变成为64千字节。
例如，在NAND型闪速主存储器104的存储容量变大为例如128千兆字节等的情况下，存取历史存储部110，就要存储NAND型闪速主存储器104的写入次数数据106的一部分。如上所述，存取历史存储部110，由于存储写入次数数据106的一部分，因此就对写入次数附加“pos”。“Pos”可用与高速缓存标签同样的方法使用。
接下来说明主存储器用MMU109的工作例的概要。
主存储器用MMU109，把NAND型闪速主存储器104的地址变换表105的一部分存储到地址关系存储部123内，把写入次数数据106的一部分存储到存取历史存储部110内。
主存储器用MMU109，在不把读取对象的数据存储到高速缓冲存储器103、122内，从NAND型闪速主存储器104进行数据的读取的情况下，就从NAND型闪速主存储器104读取数据。然后，主存储器用MMU109，把地址变换表105之中的与所读取的数据有关的数据存储到地址关系存储部123内。此外，主存储器用MMU109，还把写入次数数据106之中的与所读取的数据有关的数据存储到存取历史存储部110内。
在进行从MPU101向NAND型闪速主存储器104的数据的写入的情况下，主存储器用MMU109，把NAND型闪速主存储器104的逻辑地址变换成物理位置，把高速缓存行103b、122b的写入对象的数据写入到NAND型闪速主存储器104内。除此之外，主存储器用MMU109，还要更新存储在地址关系存储部123内的地址关系数据和存储在存取历史存储部110内的存取历史数据。
然后，主存储器用MMU109，根据地址关系存储部123的地址关系数据和存取历史存储部110的存取历史数据，分别更新地址变换表105和写入次数数据106。
例如，1次高速缓冲存储器103，在只读的情况下，就根本不进行从MPU101向高速缓存行103b的写入。在该情况下，主存储器用MMU109，就使用第1高速缓存控制器108a，把从NAND型闪速主存储器104所读取的数据改写到1次高速缓冲存储器103内。当发生了存储在该1次高速缓冲存储器103内的数据的读取时，第1高速缓存控制器108a就从1次高速缓冲存储器103读取数据。
另一方面，在1次高速缓冲存储器103不是只读的情况下，MPU101就要向高速缓冲存储器103写入执行程序所得到的数据。在从MPU101向高速缓存行103b发生了数据的写入的情况下，就要把高速缓存行103b的数据回写到NAND型闪速主存储器104内。在该情况下，主存储器用MMU109，就经由第1高速缓存控制器108a从高速缓冲存储器103读取被回写的数据。然后，主存储器用MMU109，根据存取历史存储部110的存取历史数据，在NAND型闪速主存储器104内，把比预定数少的写入次数的页或块选择为要进行回写的位置。主存储器用MMU109，把被回写的数据存储在该所选定的页或块内，关于所选择的页或块，对表示NAND型闪速主存储器104用的逻辑地址与物理位置之间的变换关系的地址关系数据进行更新，对于所选择的页或块，更新存取历史存储部110的写入次数。
然后，根据需要，借助于地址关系存储部123和存取历史存储部110的内容，更新地址变换表105和写入次数数据106。
图2示出了本实施形态的存储器管理装置102的存储器分级体系的一个例子。
该例中的存储器分级体系，具有MMU107所属的分级体系，和主存储器用MMU109以及高速缓存控制器108所属的分级体系。
在MMU107的分级体系中，逻辑地址被变换成物理地址。
在主存储器用MMU109所属的分级体系中，例如，确定作为存取目的地的NAND型闪速主存储器104的物理位置或物理地址。在主存储器用MMU109所属的分级体系中，进行使得写入次数为预定次数以下(例如最小)的页或块进行存取的控制。
然后，存储器管理装置102，根据所确定的物理位置，对NAND型闪速主存储器104进行存取。
图3是示出了具备本实施形态的存储器管理装置102的MPU101存储NAND型闪速主存储器104的数据、写入次数数据106的一部分、地址变换表105的一部分的情况下的工作的一个例子的流程图。
在步骤SS1中，主存储器用MMU109，读取被MPU101使用的NAND型闪速主存储器104的数据的一部分(最开始，也可以是从开头开始的1千兆字节的量等)的数据。高速缓存控制器108，把该所读取的数据写入到高速缓冲存储器103、122的高速缓存行103b、122b。
在步骤SS2中，主存储器用MMU109，把保管在NAND型闪速主存储器104内的写入次数数据106的一部分(与存储在高速缓冲存储器103、122内的数据对应的块的写入次数等。另外，最开始，也可以是从开头开始的1千兆字节的量等)，复制到MPU101内的存取历史存储部110内。
在步骤SS3中，主存储器用MMU109，把保管在NAND型闪速主存储器104内的地址变换表105的一部分(表示与存储在高速缓冲存储器103、122内的数据对应的块的逻辑地址与物理位置之间的关系的数据等。另外，最开始，也可以是从开头开始的1千兆字节的量等)，复制到MPU101内的主存储器用MMU109的地址关系存储部123内。
另外，在步骤SS1～SS3中，既可以以自由的顺序执行，也可以并列地执行。
图4是示出了在具备本实施形态的存储器管理装置102的MPU101中，从1次高速缓冲存储器103或NAND型闪速主存储器104读取数据的情况下的工作的一个例子的流程图。另外，在从2次高速缓冲存储器122读取数据的情况下，也与1次高速缓冲存储器103的情况是同样的。
在步骤TT1中，MMU107和主存储器用MMU109，把读取对象的逻辑地址变换成物理地址。
在读取对象的物理地址表示1次高速缓冲存储器103的情况下，在步骤TT2a中，第1高速缓存控制器108a，根据物理地址从1次高速缓冲存储器103读取读取对象的数据。
在读取对象的物理地址(物理位置)表示NAND型闪速主存储器104的情况下，在步骤TT2b中，主存储器用MMU109就要从NAND型闪速主存储器104读取与物理地址对应的数据。
在步骤TT3b中，主存储器用MMU109，经由第1高速缓存控制器108a把从NAND型闪速主存储器104读取的数据，改写到1次高速缓冲存储器103内。
另外，主存储器用MMU109，在与从NAND型闪速主存储器104新读取的数据对应的地址关系数据和存取历史数据没有分别存储在地址关系存储部123和存取历史存储部110内的情况下，就根据NAND型闪速主存储器104的地址变换表105和写入次数数据106，把与新读取的数据对应的数据存储到地址关系存储部123和存取历史存储部110内。
图5是示出了在发生了从具备本实施形态的存储器管理装置102的MPU101向1次高速缓冲存储器103的高速缓存行103b进行的改写、然后把1次高速缓冲存储器103的数据存储到NAND型闪速主存储器104内的情况下的工作的一个例子的流程图。另外，在发生了向2次高速缓冲存储器122进行的改写的情况下，也与该1次高速缓冲存储器103的情况是同样的。
在步骤UU1中，MMU107，进行从逻辑地址向物理地址的变换。
在步骤UU2中，第1高速缓存控制器108a，相应于物理地址，把写入对象的数据，存储到1次高速缓冲存储器103内。
在步骤UU3中，主存储器用MMU109，根据地址关系存储部123的地址关系数据和存取历史存储部110的存取历史数据，把写入次数小于某一值的块的位置或写入最少的块的位置选作为NAND型闪速主存储器104的写入位置。
在步骤UU4中，主存储器用MMU109，把写入对象的数据，存储到NAND型闪速主存储器104的所选择的位置内。
在步骤UU5中，主存储器用MMU109，与改写后的高速缓存行103b相对应地，更新地址关系存储部123的地址关系数据、更新存取历史存储部110的存取历史数据。
在步骤UU6中，主存储器用MMU109，把NAND型闪速主存储器104的地址变换表105更新为使得与存储在主存储器用MMU109中的地址关系数据相匹配，另外，把NAND型闪速主存储器104的写入次数数据106更新为使得与存储在存取历史存储部110的地址历史数据相匹配。例如，NAND型闪速主存储器104的写入次数数据106的更新，在MPU101的电源被切断时，或者，在MPU101的存取历史存储部110的写入时，被执行。
在本实施形态中，存储器管理装置102，根据写入次数，选择进行写入的块的物理位置。但是，也可以不采取上述方式，而使得存储器管理装置102进行避开不良区域或不良块的控制、无间隔地对NAND型闪速主存储器104的全部区域或全部块进行存取的控制、分散存取目的地的区域或块的位置那样的控制。在该情况下，把存储在NAND型闪速主存储器104内的不良区域或不良块的发生位置、NAND型闪速主存储器104的写入位置的分布等的数据，存储在存取历史存储部110内。此外，存储器管理装置102，也可以把各种控制自由地组合起来，选择进行写入的区域或块的位置。
在本实施形态中，存储器管理装置102，也可以在高速缓冲存储器103的数据替换时，进行用来进行NAND型闪速主存储器104的无用单元收集(garbage collection)处理或擦除的控制。
在本实施形态中，也可以关于主存储器用MMU109的地址关系存储部123和存取历史存储部110之中的至少一方，用2次高速缓冲存储器存储数据。就是说，存储在地址关系存储部123内的地址关系数据，也可以存储在2次高速缓冲存储器122内。此外，存储在存取历史存储部110内的包括写入次数等的存取历史数据，也可以存储在2次高速缓冲存储器122内。
在本实施形态的MPU101的存储器管理装置102中，采用使用存储在存取历史存储部110内的数据来选择将成为进行写入的对象的NAND型闪速主存储器104的物理位置、进行回写的算法，能使用用于执行该算法的程序。例如，可以使用避免写入次数多的区域或块的写入等之类的高级的算法。
在以上所说明的本实施形态的存储器管理装置102中采用的是这样的构成：在MPU101内，把MMU107、第1高速缓存控制器108a、第2高速缓存控制器108b、高速缓冲存储器103、高速缓冲存储器122、主存储器用MMU109和存取历史存储部110整合起来。就是说，在本实施形态中，实现了用MPU101的存储器管理装置102执行NAND型闪速主存储器104的存储器映射管理的体系结构。
借助于此，在存储器分级体系中，就可以消减开销大的分级体系。
在本实施形态中，在MPU101侧，执行在一般的NAND型闪速存储器内所具备的存储器控制器的工作。如上所述，采用把MPU的工作和存储器控制器的工作组合起来用MPU101执行的办法，就可以使得存储器控制协调。
在本实施形态中，可以简化多层化的存储器分级体系，可以削减存取所需要的时间、在制造时所需要的时间、制造时所必须的费用等各种各样的成本。
在本实施形态中，由于存储器分级体系简化，故程序员可以容易地把握在哪一个分级体系发生MMU变换、高速缓冲存储器的置换，可以容易地进行程序优化。
在本实施形态中，可以容易地在MPU101的高速缓存工作和主存储器的存取工作之间实现最佳化。
对于现有的非易失性存储器来说，与MPU分开来准备有控制对该非易失性存储器进行的存取的存储器控制器。因此，在现有技术中，在MPU对非易失性存储器进行存取的情况下，MPU就要通过I/O接口向存储器控制器传送数据，存储器控制器，根据从MPU所接收到的数据，进行对非易失性存储器的存取控制。
相对于此，在本实施形态中，把非易失性存储器配置在主存储器区域内，操作系统可用与主存储器同样的程度(level)对非易失性存储器进行存取。
借助于此，在本实施形态中，就可以无须进行通过I/O接口的数据的传送地进行高速存取，可以把低成本的非易失性存储器用作主存储器。
实施形态2
在本实施形态中，对上述实施形态1的变形例进行说明。
图6是示出了本实施形态的存储器管理装置的一个例子的框图。
在MPU111中，具备本实施形态的存储器管理装置112。整合MMU113，实现把上述实施形态1的MMU107和主存储器用MMU109整合起来的功能。
在本实施形态中，1次高速缓冲存储器103的标签和2次高速缓冲存储器122的标签，是为了通过处理ID和逻辑地址分别管理1次高速缓冲存储器103和2次高速缓冲存储器122而使用的。
在本实施形态中，借助于本身为处理器的MPU111的整合MMU113，进行1次高速缓冲存储器103、2次高速缓冲存储器122、NAND型闪速主存储器104的存储器映射管理，进行各种存储器的一揽子管理。
图7示出了本实施形态的存储器管理装置112的存储器分级体系的一个例子。
本例的存储器分级体系，整合MMU113和高速缓存控制器108属于同一分级体系。存储器管理装置112，把对1次高速缓冲存储器103和2次高速缓冲存储器122的地址变换，和对NAND型闪速主存储器104的地址变换整合起来，在同等的存储器分级体系中进行。存储器管理装置112，按照某一基准，确定究竟对高速缓冲存储器103、高速缓冲存储器122、NAND型闪速主存储器104中的哪一区域进行存取。
在该存储器分级体系中，在要把逻辑地址变换成NAND型闪速主存储器104的物理位置的情况下，就要进行使之对写入次数为预定次数以下的区域或块进行存取的控制。
然后，存储器管理装置112，根据所确定的物理位置，对NAND型闪速主存储器104进行存取。
在以上所说明的本实施形态中，通过把上述实施形态1的MMU107和主存储器用MMU109整合起来，可以使得构成简化，可以削减存取所需要的时间成本、制造时所需要的经济成本等各种各样的成本。
通过使用整合MMU113的办法，就可以把对1次高速缓冲存储器103和2次高速缓冲存储器122的地址变换，和对NAND型闪速主存储器104的地址变换整合起来。例如，通过把与某一处理有关的存储内容，尽可能存储到NAND型闪速主存储器104内的近的位置，就可以进行高速存取。此外，可以仅仅选择例如写入次数少的区域或块而分配给一个处理。
实施形态3
在本实施形态中，对上述实施形态1或2的存储器管理装置102、112的变形例进行说明。
图8示出了上述图1所示的实施形态1的存储器管理装置102的变形例。
在上述实施形态1中，基于物理位置的对NAND型闪速主存储器104的存取，是借助于主存储器用MMU109执行的。但是，基于物理位置进行的对NAND型闪速主存储器104的存取，也可以由高速缓存控制器108进行。
在该情况下，主存储器用MMU109进行把逻辑地址变换成物理位置的控制，根据用该主存储器用MMU109所选择的物理位置，高速缓存控制器108，对NAND型闪速主存储器104进行存取。另外，在本实施形态中，高速缓存控制器108也可以取代主存储器用MMU109，进行NAND型闪速主存储器104的地址变换表105的读取和更新以及写入次数数据106的读取和更新。
图9示出了上述图6所示的实施形态2的存储器管理装置112的变形例。
在上述实施形态2中，基于物理位置的对NAND型闪速主存储器104的存取，是借助于整合MMU113执行的。但是，基于物理位置进行的对NAND型闪速主存储器104的存取，也可以由高速缓存控制器108进行。
在该情况下，整合MMU113，进行把逻辑地址变换成物理位置的控制，根据用该整合MMU113所选择的物理位置，高速缓存控制器108进行对NAND型闪速主存储器104的存取。另外，在本实施形态中也可以是：高速缓存控制器108进行NAND型闪速主存储器104的地址变换表105的读取和更新、写入次数数据106的读取和更新。
实施形态4
在本实施形态中，对上述实施形态1～3的存储器管理装置102、112的应用例进行说明。
图10是示出了本实施形态的存储器管理装置的应用例的框图。
例如，在游戏机、车载导航系统中，可把借助于盘驱动器所读取的数据或程序一次写入到主存储器内，然后，多次读取写入到该主存储器内的数据或程序。在本实施形态中，虽然对把存储器管理装置120应用于游戏机的情况进行说明，但是，在应用于车载导航系统等的别的装置的情况下也是同样的。也可以不使用存储器管理装置120，而代之以使用上述存储器管理装置102、112。
便携式游戏控制台处理器114，具备图形处理器115和处理器116。
图形处理器115、处理器116、2次高速缓冲存储器117、NAND型闪速主存储器104、盘驱动器118，已连接到总线119上。
处理器116，具备1次高速缓冲存储器103、对2次高速缓冲存储器117进行存取的2次高速缓冲存储器121、高速缓存控制器108和整合MMU113。
此外，处理器116，还具备存取历史存储部110，但是，在该图10中省略。另外，处理器116也可以把1次高速缓冲存储器103或2次高速缓冲存储器117用作存取历史存储部110。
高速缓存控制器108，控制对1次高速缓冲存储器103和2次高速缓冲存储器117进行的存取。在2次高速缓冲存储器117中，可以使用例如DRAM。在本实施形态中，2次高速缓冲存储器117，与便携式游戏控制台处理器114分离开来。
对2次高速缓冲存储器117的带宽，为NAND型闪速主存储器104的10倍左右。作为盘驱动器118，例如，可以使用光盘驱动器。
在本实施形态中，向NAND型闪速主存储器104进行的写入，为游戏卡盒(game cartridge)更换时，在别的时刻，NAND型闪速主存储器104以只读状态被利用。频繁地被写入的数据或程序代码、频繁地被读取的数据或程序代码，可存储在2次高速缓冲存储器117内。此外，频繁地被读取的数据或程序代码，还可以存储在1次高速缓冲存储器103内。
另外，也可以将例如存储在1次高速缓冲存储器103或2次高速缓冲存储器117内的数据或程序代码之中的使用频度低的数据或程序代码写入到NAND型闪速主存储器104内，把存储在NAND型闪速主存储器104内的数据或程序代码之中的使用频度高的数据或程序代码存储在1次高速缓冲存储器103或2次高速缓冲存储器117内。
在本实施形态中，例如，1次高速缓冲存储器103为64千字节左右，2次高速缓冲存储器117为16～128兆字节左右，NAND型闪速主存储器104为1千兆字节左右。
例如，图形处理器115的处理能力，为或者是与1/10带宽的NAND型闪速主存储器104的速度平衡，或者是为其2～3倍左右的能力。使用频度低的数据，从NAND型闪速主存储器104读取，使用频度高的数据，从1次高速缓冲存储器103或2次高速缓冲存储器117读取。
在本实施形态中，可以提供在高速缓冲存储器更换(高速缓存缺失等)时，可以实现NAND型闪速主存储器104的无用单元收集处理、擦除处理等那样的最佳化的处理器116，可以进行高度的最佳化。
另外，当使2次高速缓冲存储器117的条目尺寸为约1兆字节左右时，则与NAND型闪速主存储器104的兼容性就会变好。
在本实施形态中，例如可以防止双重地进行虚拟存储器变换而使开销增大。
在本实施形态中，通过在处理器116内具备整合MMU113，可以一揽子地管理1次高速缓冲存储器103、2次高速缓冲存储器117和NAND型闪速主存储器104。
此外，若采用本实施形态，还可以削减在继续执行(resume)时保存的数据量。
在本实施形态中，通过把数据或程序存储在NAND型闪速主存储器104内，可以削减对盘驱动器118的存取，可以削减等待时间，可以提高使用者的操作性和满意度。
在本实施形态中，通过使用存储器单价比2次高速缓冲存储器117(DRAM)成本低的NAND型闪速主存储器104，可以高速地存取更多的数据或程序。
实施形态5
在本实施形态中，对形成于处理器与主存储器之间的存储器管理装置进行说明。
图11是示出了本实施形态的存储器管理装置的一个例子的框图。
本实施形态的存储器管理装置124，经由系统总线130，与多个处理器(例如，包括Codec IP、Graphic IP)1251～1254连接起来。存储器管理装置124，可对于多处理器构成进行应用。此外，存储器管理装置124，与例如NAND型闪速存储器等之类的非易失性的主存储器126连接起来。另外，在本实施形态中，处理器的个数是1或2以上，可以自由地变更。
在主存储器126中，写入和读取，能以被叫做页的多位为单位进行。擦除则能以被称之为块的把多页汇总起来的单位为单位一揽子地进行。
在多个处理器1251～1254之中的若干个中，执行包括逻辑地址的处理。在本例中，在处理器1251、1252、1254中，执行的是处理1271、1272、1274。另外，处理1271、1272、1274，也可以是操作系统。
多个处理器1251～1254中的每一者，都具备1次高速缓冲存储器1281～1284，2次高速缓冲存储器1291～1294。
存储器管理装置124，进行磨损均化和从逻辑地址向物理地址的变换。
存储器管理装置124，以主存储器126的页为单位、以页尺寸的整数倍为单位、以块为单位、以块尺寸的整数倍为单位进行磨损均化。磨损均化计数器可存储在主存储器126的冗余区126a内。冗余区126a是设置在主存储器126的每一页或每一块中的冗余区。存储器管理装置124，在存储器空间内进行映射的情况下，要考虑到磨损均化进行存储器确保。
存储器管理装置124将便携式存储器也作为主存储器，映射到存储器空间。
该存储器管理装置124，不是形成于多个处理器1251～1254侧而形成于主存储器126侧。但是，存储器管理装置124，也可以形成于多个处理器1251～1254侧。
存储器管理装置124，通过指令和数据，来转换页尺寸。例如，指令用的页尺寸为16千字节等那样的小尺寸，数据用的页尺寸为512千字节等那样的大尺寸。
主存储器126，具有与存储器管理装置124的页尺寸(处理或OS)相同的存储器页尺寸或为存储器管理装置124的页尺寸的倍数的存储器页尺寸。
在1次高速缓冲存储器1281～1284和2次高速缓冲存储器1291～1294、与主存储器126之间，一揽子地执行页的传送。该一揽子的传送，例如，可以以主存储器的页为单位、以页尺寸的整数倍为单位、以块为单位(例如，256千字节～512千字节)或者以块尺寸的整数倍为单位进行。
对1次高速缓冲存储器1281～1284的存取以及对2次高速缓冲存储器1291～1294的存取，可根据逻辑地址进行。即便是在系统总线130上也可以使用逻辑地址。
整合的存储器管理装置124，对于多个处理器1251～1254，综合地进行：从处理等级(process level)的逻辑地址向物理地址的变换，进而，从以主存储器126的页为单位、以页尺寸的整数倍为单位、以块为单位或以块尺寸的整数倍为单位的用于磨损均化的逻辑页或逻辑块向物理页或物理块进行的变换。
在本实施形态中，可使用示于图12的那种形式的系统逻辑地址131。该系统逻辑地址131，包括处理器ID和处理ID、处理内逻辑地址。另外，处理器ID和处理ID之中的至少一者被变换(例如，使用散列法等缩短ID的长度)，系统逻辑地址131，也可以包括变换后的内容。例如，也可以用散列法变换处理器ID和处理ID，系统逻辑地址131，包括以该散列法变换后的位和处理内逻辑地址。
主存储器126，以系统整体存储单一的页表126b。就是说，主存储器126，并不具有处理1271、1272、1274每一者的页表，而是具有以处理1271、1272、1274整体整合了的页表126b。
在本实施形态中，主存储器126使用具有与硬盘驱动器(HDD)相同程度的容量的主存储器126。在该情况下，由于使用的是比物理存储器大的存储器空间，故没有必要使用2次存储(换出)。在现有技术中，物理主存储器例如是DRAM，存储容量是1GB左右，但是，在每一个处理都想要使用4GB的逻辑存储器空间的情况下，就必须在存储容量更大的硬盘驱动器上确保2次存储区域，进行换进/换出。但是，若采用本实施形态，则由于主存储器126具有与硬盘驱动器同一级别以上的存储容量，就没有必要再使用2次存储。
因此，就可以简化装置的构成和工作。
在本实施形态中，可以即时进行ON/OFF，可以使继续执行(resume)等高速化。
在现有技术中，必须在执行前安装文件。相对于此，在本实施形态中，通过仅仅跳转到高速缓冲存储器1281～1284、1291～1294或主存储器126上的执行地址即可，没有必要在执行前安装文件。
实施形态6
在本实施形态中，对上述实施形态5的变形例进行说明。
图13是示出了本实施形态的存储器管理装置的一个例子的框图。
在本实施形态的存储器管理装置中，多个存储器管理装置1241、1242，经由网络133，与多个处理器(包括Codec IP、Graphic IP)1251～1254进行连接。存储器管理装置1241、1242，与例如NAND型闪速存储器等之类的非易失性的多个主存储器1261、1262连接。
另外，存储器管理装置的个数、主存储器的个数，是可自由地变更的。
主存储器1261，具有与上述实施形态5的主存储器126同样的特征，具有存储磨损均化计数器的冗余区1261a和在处理1271、1272、1274整体整合的页表1261b。主存储器1262也具有与该主存储器1261同样的特征。
在本实施形态中使用的逻辑地址134，如图14所示，包括网络133的IP地址或IPv6地址、处理器ID和处理ID、处理内逻辑地址。另外，各个地址和ID之中的至少一者，已被变换(例如，使用散列法等缩短ID的长度)，逻辑地址134，也可以包括变换后的内容。例如，将IP地址或IPv6地址、处理器ID和处理ID以散列法进行变换，逻辑地址134，包括用该散列法变换后的位和处理内逻辑地址。
主存储器1261、1262，具有与存储器管理装置1241、1242的页尺寸相同的存储器页尺寸或为存储器管理装置1241、1242的页尺寸的整数倍的存储器页尺寸。
在1次高速缓冲存储器1281～1284或2次高速缓冲存储器1291～1294，与主存储器1261、1262之间，一揽子地执行页的传送。该一揽子的传送，例如，可以以主存储器的页为单位、以页尺寸的整数倍为单位、以块为单位(例如，256千字节～512千字节)或者以块尺寸的整数倍为单位进行。
在本实施形态中，对1次高速缓冲存储器1281～1284的存取以及对2次高速缓冲存储器1291～1294的存取，可根据逻辑地址进行。即便是在网络133上也可以使用逻辑地址。
整合的存储器管理装置1241、1242，对于多个处理器1251～1254，综合地进行：从处理等级的逻辑地址向物理地址的变换，进而，从以非易失性的主存储器1261、1242的页为单位、以页尺寸的整数倍为单位、以块为单位或以块尺寸的整数倍为单位的用于磨损均化的逻辑页或逻辑块向物理页或物理块进行的变换。
在本实施形态中，在经由网络133的宽广的存储器空间内可以得到与实施形态5同样的效果。
实施形态7
在本实施形态中，对上述实施形态5、6的变形例进行说明。以下，虽然是对上述实施形态5的变形例进行说明，但是，对于上述的实施形态6也可以同样地进行变形。
图15是示出了本实施形态的存储器管理装置的一个例子的框图。
多个处理器1351～1354，经由系统总线130，与主存储器126连接。另外，在本实施形态中，处理器的个数是可以自由地变更的。
在多个处理器1351～1354之中的若干个中，执行包括逻辑地址的处理。在本例中，在处理器1351、1352、1354中执行处理1271、1272、1274。处理1271、1272、1274，也可以是操作系统。
多个处理器1351～1354中每一者，都具备1次高速缓冲存储器1361～1364、2次高速缓冲存储器1371～1374、存储器管理装置1381～1384。
存储器管理装置1381～1384进行磨损均化和从逻辑地址向物理地址的变换。存储器管理装置1381～1384.形成于多个处理器1351～1354一侧。
主存储器126，具有与存储器管理装置1381～1384的页尺寸同一存储器页尺寸或为存储器管理装置1381～1384的页尺寸的整数倍的存储器页尺寸。
在1次高速缓冲存储器1361～1364或2次高速缓冲存储器1371～1374、与主存储器126之间，一揽子地执行页的传送。该一揽子的传送，例如，可以以主存储器的块(页的整数倍)为单位(例如，256千字节～512千字节)进行。
在本实施形态中，对1次高速缓冲存储器1361～1364的存取以及对2次高速缓冲存储器1371～1374的存取，可采用逻辑地址进行。在系统总线130上可以使用物理地址。
在多个处理器1351～1354每一者中具备的存储器管理装置1381～1384进行：从处理等级的逻辑地址向物理地址的变换，进而，从以主存储器126的页为单位、以页尺寸的整数倍为单位或以块为单位的用于磨损均化的逻辑页或逻辑块向物理页或物理块进行的变换。
在以上所说明的本实施形态中，即便是在把存储器管理装置1381～1384设置在处理器1351～1354一侧的情况下，也可以得到与上述实施形态5同样的效果。
实施形态8
在本实施形态中，对上述实施形态5的细节进行说明。
图16是示出了本实施形态的存储器管理装置124的构成的一个例子的框图。
NAND型闪速主存储器126，具备与物理地址对应的物理块139、页表126b、存储器使用信息140、存储器固有信息141。
各个处理器1251～1254的1次高速缓冲存储器1281～1284、2次高速缓冲存储器1291～1294的高速缓存行尺寸，和NAND型闪速主存储器126的块尺寸或页尺寸的整数倍，是同一尺寸，可以实现数据传送的高效率化。
在NAND型闪速主存储器126中，也可以使得各种数据，例如，像数据D1那样，跨多个物理块139而存在。此外，也可以例如，像多个数据D1、D2那样，多个数据存在于一个物理块139内。
此外，各个数据D1、D2也可以具有固有的读写频度信息E1、E2。例如，各个数据D1、D2，具备静态信息和动态信息之中的至少一方。静态信息，是最初确定的值。动态信息包括实际上写入该数据的次数、被读取的次数。
例如，作为数字相机的图像数据的静态信息，可存储：表示在刚拍摄之后两小时进行1次读取以及写入的信息、表示拍摄后经过3天后在两周间一次读取而不进行写入的信息等。此外，例如，作为网络浏览器的高速缓存信息的静态信息，存储：表示几分钟进行1次写入以及读取的信息、表示1天写入1次按某种程度以上被进行存取的站点(site)的信息、在存在周期性的存取图形的情况下表示写入该信息的信息、表示在预定的时间内写入较多的信息等。
静态信息，对于各种各样的数据的种类，有必要设定效果良好的值。该静态信息的设定文件，也可以在网络上共有。
页表126b，在整个系统中有一个即可。或者说，页表126b也可以不要。
存储器使用信息140，包括各个存储器区域的读写次数和各个数据的读写次数。如果说得更详细点，例如，存储器使用信息140，对于各个存储器区域(页或块)，具备写入次数、读取次数、存在于该区域内的数据信息(包括个数、种类、各个数据固有的读取次数、写入次数等)。
存储器固有信息141，包括NAND型闪速主存储器126的页尺寸、块尺寸、可写入次数、可读取次数等。说得更详细点，存储器固有信息141，例如，具备NAND型闪速主存储器126的页尺寸、块尺寸、全存储容量、SLC(single level cell，单级别单元)区域信息(包括块位置、尺寸、可读取次数(也可以是可读取次数的预测值)、可写入次数(也可以是可写入次数的预测值)等)、MLC(Multi level cell，多级别单元)区域信息(包括块位置、尺寸、可写入次数、可读取次数等)。
存储器管理装置124，把各个处理(也可以是OS)用逻辑地址变换成物理地址，把NAND型闪速主存储器126用的逻辑地址变换成物理地址。
此外，存储器管理装置124，根据数据D1、D2固有的读写频度信息E1、E2，存储器使用信息140、存储器固有信息141，执行最佳的磨损均化。
存储器管理装置124，具备微处理器142、工作存储器143、信息寄存器144和高速缓冲存储器145。
微处理器142，边利用信息寄存器144、工作存储器143，边执行存储器管理。高速缓冲存储器145，用于来自各个处理器1251～1254的数据以及来自NAND型闪速主存储器126的数据的暂时保存等。另外，高速缓冲存储器145，也可以是外加的DRAM。
图17是示出了微处理器142的功能的一个例子的框图。
微处理器142，具备：取得功能142a、地址变换功能142b、存取功能142c、传送功能142d。
在多个处理器1251～1254中的任何一者读取NAND型闪速主存储器126的数据的情况下，取得功能142a，就从多个处理器1251～1254中的任何一者取得读取逻辑地址。
地址变换功能142b，把借助于取得功能142a所取得的读取目的地逻辑地址，变换成NAND型闪速主存储器126的读取目的地物理地址。例如，设NAND型闪速主存储器126，被分割成具有多个组属性的区域，每一者的组属性都作为存储器固有信息141保存起来。在该情况下，地址变换功能142b，参照由在任何一者的处理器上工作的文件管理程序(处理)定义的数据D1、D2固有的读写频度信息E1、E2，以及存储器固有信息141，使写入目的地物理地址对应到与数据D1、D2固有的读写频度信息E1、E2对应的组属性的区域内。
存取功能142c，从NAND型闪速主存储器126读取与读取目的地物理地址对应的数据。在这里，该被读取的数据的数据尺寸，为NAND型闪速主存储器126的页尺寸的整数倍或块尺寸。
传送功能142d，把所读取的数据，传送给发送了读取逻辑地址的处理器的高速缓冲存储器。在这里，发送了读取逻辑地址的处理器的高速缓冲存储器的高速缓存尺寸，与NAND型闪速主存储器126的页尺寸、页尺寸的整数倍或块尺寸相关。
在多个处理器1251～1254中的任何一者向NAND型闪速主存储器126写入数据的情况下，取得功能142a，就从处理器取得写入目的地逻辑地址和写入数据。在这里，写入数据的尺寸，为高速缓存尺寸。
地址变换功能142b，把借助于取得功能142a所取得的写入目的地逻辑地址变换成NAND型闪速主存储器126的写入目的地物理地址。
存取功能142c，把写入数据写入到与NAND型闪速主存储器126的写入目的地物理地址对应的位置上。
微处理器142的地址变换功能142b，根据数据固有的读写频度信息、存储器使用信息140和存储器固有信息141之中的至少一者，进行磨损均化。
图18示出了存储器管理装置124的传输算法的第1工作的例子。
存储器管理装置124的微处理器142，在起动时，读入存储器使用信息140和存储器固有信息141，存储在信息寄存器144内。在存储器固有信息141中，包括NAND型闪速主存储器126的页尺寸和块尺寸。各个处理器1251～1254的高速缓存尺寸，是NAND型闪速主存储器126的页尺寸、页尺寸的整数倍、块尺寸或块尺寸的整数倍。
在把存储器管理装置124应用于以往一直使用的处理器、且不能对该现有的处理器变更高速缓存尺寸的情况下，微处理器142，就用工作存储器143或高速缓冲存储器145进行缓冲，调整处理器1251～1254的高速缓存尺寸与NAND型闪速主存储器126的页尺寸、页尺寸的整数倍、块尺寸或块尺寸的整数倍之间的差。例如，微处理器142，把页尺寸256千字节的量的数据，读入到工作存储器143或高速缓冲存储器145内，对处理器1251～1254中的任何一者，输出高速缓存行4千字节的量的数据。
图19示出了存储器管理装置124的传输算法的第2工作例。
存储器管理装置124的微处理器142，从处理器1252接收1高速缓存行的量的存取要求(Tr19A)。
接着，微处理器142，从NAND型闪速主存储器126读取与存取要求对应的页尺寸、页尺寸的整数倍、块尺寸或块尺寸的整数倍的数据，存储到高速缓冲存储器145内(Tr19B)。
接着，微处理器142，把与存取要求对应的数据，从高速缓冲存储器145发送给处理器1252(Tr19C)。
图20示出了存储器管理装置124的传输算法的第3工作的例子。
处理器1252改写高速缓冲存储器1282或高速缓冲存储器1292的数据(Tr 20A)。
接着，存储器管理装置124的微处理器142，高速缓存输出(cache out)高速缓冲存储器1282或高速缓冲存储器1292的改写后的数据，传送给高速缓冲存储器145(Tr20B)。
这样一来，微处理器142，就根据该数据所具有的读写频度信息、存储在信息寄存器144内的存储器使用信息140以及存储器固有信息141，进行磨损均化，从NAND型闪速主存储器126的多个物理块中确定要进行写入的物理块139.
微处理器142，把存储在高速缓冲存储器145内的改写后的数据，存储到所确定的物理块139内(Tr20C)。
在该写入中，根据需要，进行存储器块的移动、无用单元收集。
图21是示出了磨损均化的一个例子的框图。
NAND型闪速主存储器126，具备2个以上的存储体(bank)146a、146b。
微处理器142，依次把数据(块或页)，追加存储到一方的存储体146a内。就是说，对NAND型闪速主存储器126，进行追记式的数据写入。
当发生了数据的删除时，微处理器142，就删除存储体146a上的删除对象的数据。但是，一直到把数据存储到该存储体146a中的最后的区域内为止，都要依次继续进行追加存储。在成为写入对象的存储体146a中，对于在途中被进行删除的部分不进行写入。因此，当在成为写入对象的存储体146a中发生了数据的删除时，就变成为该被删除的区域的数据缺失的状态。
微处理器142，当一直到一方的存储体146a的最后的区域为止都存储有数据时，就边进行无用单元收集边把该存储体146a之中的那些未被删除的有效的数据复制到另一方的存储体146b内，在该另一方的存储体146b中，不断地从复制了的数据的后边追加存储新的数据。此外，微处理器142，在把一方的存储体146a的数据复制到另一方的存储体146b内后，对一方的存储体146a进行清除。然后，反复进行同样的处理。
另外，整理上述那样的空区域的处理，也可以采用使NAND型闪速主存储器126中的存储器区域的数据移动到NAND型闪速主存储器126的冗余区内的办法实现。
在这里，对在存储器管理装置124的微处理器142中使用的磨损均化算法的具体的工作例进行说明。
首先，微处理器142，从任何一者的处理器或操作系统接收要写入的数据。在要写入的数据为多个的情况下，就把写入频度最高的数据当作基准。在处理器或操作系统是现有类型的情况下，微处理器142，就要查询数据的数据头等，判断数据的种类。
例如，微处理器142，在要写入的数据的类别是压缩了的图像数据的情况下，由于该要写入的数据的写入频度低，故确定MLC区域为重写区域。或者，微处理器142，在要写入的数据的类别是压缩了的图像数据的情况下，就确定写入次数已经增多了的空区域为写入区域。
例如，微处理器142，在要写入的数据的类别是网络浏览器的高速缓存数据的情况下，由于写入频度高，故确定SLC区域为写入区域。
例如，微处理器142，从SLC区域或MLC区域中，将写入次数最少的空块确定为写入区域。
例如，微处理器142，在NAND型闪速主存储器126中的所有的空区域(例如空块)的写入次数达到了最大的可写入次数的预定的比率(例如80％等)的情况下，就要选择已经被写入数据的区域之中的、基于静态信息的写入次数少而且基于动态信息的写入次数也少的区域，把该所选择的区域的数据，存储到空区域内。然后，微处理器142，删除该所选择的区域的数据。就是说，在空区域与所选择的区域之间进行数据的替换。
在本实施形态中，存储器管理装置124的微处理器142，也可以管理多个NAND型闪速主存储器126。
图22是示出了管理多个NAND型闪速主存储器126的存储器管理装置124的一个例子的立体图。
用一个存储器管理装置124和多个NAND型闪速主存储器126，就可以形成一个存储器单元147。在图22的例子中，形成了3个存储器单元147。
存储器管理装置124，管理对于属于同一存储器单元147的多个NAND型闪速主存储器126的存取。
此外，形成于多个存储器单元147内的多个存储器管理装置124，互相协作像一个存储器管理装置那样地进行工作。
存储器单元147的存储器管理装置124，具备对存储器单元147内的多个NAND型闪速主存储器126的ECC功能和RAID功能，进行反射(mirroring)化和条带化(striping)。
每一个NAND型闪速主存储器126，在存储器单元147处于通电中(工作中)，也可以进行热插拔(hot-swappable)(可更换)。在多个NAND型闪速主存储器126的各个中，都具备按钮148。
按钮148，具备警告输出部(例如，LED等)。例如，在警告输出部为第1色(绿)的情况下，表明是正常状态，在第2色(红)的情况下，则表明是需要更换的状态。
当按下了按钮148时，就向处理或操作系统发送通知，在未发生存取等的断开连接安全的时候，按钮148将变成为第3色(蓝)，与该按钮148对应的NAND型闪速主存储器126就变成为可进行热插拔。
在执行热插拔时，在按下要求热插拔的按钮148后，在回写完成的时刻，表明可以进行更换的灯泡点亮，就可以进行NAND型闪速主存储器126的更换。
存储器管理装置126的微处理器142，参照存储在信息寄存器144内的存储器使用信息140和存储器固有信息141，判断各个NAND型闪速主存储器126的写入次数或读取次数是否达到了记载于存储器固有信息141内的上限。然后，微处理器142，在写入次数或读取次数达到了上限的情况下，就通知或警告进行存储器更换。
在本实施形态中，在NAND型闪速主存储器126的页尺寸或块尺寸大的情况下，预加载(preload)是有效的。
在进行预加载的情况下，存储器管理装置124的微处理器142，参照NAND型闪速主存储器126中的数据固有信息E1、E2，把频繁地被存取的可能性高的数据，先预装到高速缓冲存储器145内。
或者，微处理器142，把有周期性且在预定的时间内被存取的可能性高的数据，在该预定的时间前，事前预加载。
图23是示出了对于具备MMU的现有的处理器使用本实施形态的存储器管理装置124的多处理器系统的一个例子的框图。
处理器1255是现有的处理器，具备MMU1495、1次高速缓冲存储器1285和2次高速缓冲存储器1295，执行处理1275。在该图23的系统中，混合存在有由通常的MMU1495进行的地址变换，和由本实施形态的存储器管理装置124进行的地址变换。在该情况下，处理器1255的MMU1495，在对NAND型闪速主存储器126进行存取的情况下，首先，对NAND型闪速主存储器126的页表126b进行存取。但是，该页表126b包括下述内容：不进行地址变换而略过变换。例如，在页表126b中，同样地设定变换前的地址和变换后的地址。借助于此，就可以在处理器1255的MMU1495中不进行地址变换，在存储器管理装置124中进行地址变换。
以下，说明使用上述的图16所示的本实施形态的存储器管理装置124的系统与现有的多处理器系统之间的不同。
图24是示出了一般的现有的多处理器系统的一个例子的框图。
在现有的多处理器系统中，用系统总线130把现有的处理器1255～1258、主存储器150以及2次存储装置151连接起来。
各个处理器1255～1258，分别具备MMU1495～1498、1次高速缓冲存储器1285～1288、2次高速缓冲存储器1295～1298。各个处理器1255、1256、1258，分别执行处理1275、1276、1278。
MMU1495～1498，进行逻辑地址和物理地址间的变换。从各个处理器1255～1258向1次高速缓冲存储器1285～1288、2次高速缓冲存储器1295～1298、主存储器150、2次存储装置151中的任何一者进行的存取，都根据物理地址进行。
主存储器150例如可以使用DRAM等易失性的存储装置。主存储器150具备按各个处理1275～1278每一者的页表1525～1528。
2次存储装置151，例如可以使用硬盘驱动器、SSD(固态驱动器)、NAND型闪速存储器等。
相对于在现有的多处理器系统中主存储器使用的是DRAM等，在本实施形态的多处理器系统中，把NAND型闪速主存储器126用作主存储器。通常，DRAM的位单价比NAND型闪速主存储器126的位单价的成本高。因此，若采用本实施形态，则可以削减成本。
相对于在现有的多处理器系统中主存储器是易失性的，在本实施形态的多处理器系统中，作为主存储器使用非易失性的NAND型闪速主存储器126。因此，在本实施形态中，可以实现即时启动，可以削除程序或数据等向主存储器的安装时间等，可以改善工作速度。
在现有的多处理器系统中，可搭载易失性的主存储器150和非易失性的2次存储装置151这两方。相对于此，在本实施形态的多处理器系统中，采用搭载NAND型闪速主存储器126的办法，就可以使主存储器为非易失性，可以无需硬盘等那样的2次存储装置。在本实施形态中，作为主存储器没有必要搭载DRAM。此外，在本实施形态中，在作为高速缓冲存储器搭载DRAM的情况下，该高速缓冲存储器的存储容量较小也可以。因此，在本实施形态中，可以简化系统构成和存储器管理，可以削减成本。
在现有的多处理器系统中，必须共有页表1525～1528，会发生存取拥塞。相对于此，在本实施形态的多处理器系统中，不需要共有页表，可以消除存取拥塞。
如现有技术那样，在2次存储装置使用DRAM或SSD的情况下，要使用文件、SATA(串接ATA)等的概念。在该情况下，开销必定存在。相对于此，在本实施形态中，可以直接对存储器进行存取而无需借助于文件使数据抽象化。因此，在本实施形态中，可以使得对数据的存取高效率化。
与如现有技术那样使得2次存储装置使用DRAM或SSD的情况相比较，在本实施形态中，由于在启动时不需要盘搜索时间，故可以缩短启动时间。在本实施形态中，应用程序的启动速度也可以高速化。在本实施形态中，检索速度和应用程序的执行速度可以高速化。在本实施形态中，可在多个处理器中的每一者中使应用程序工作。在本实施形态中，由于可以利用非易失性的主存储器，因此系统的休眠(sleep)时，不需要考虑电池的寿命。在本实施形态中，可以削减部件个数，可以抑制成本。本实施形态，可容易地在多处理器环境中应用。在本实施形态中，可以不需要安装、减少处理迁移。
在本实施形态中，可根据数据固有的读写频度信息E1、E2和存储器使用信息140、存储器固有信息141，借助于存储器管理装置124进行最佳的磨损均化。在本实施形态中，通过根据数据固有的读写频度信息E1、E2进行磨损均化，可以比SSD效率更好地进行磨损均化。
一般地说，在NAND型闪速存储器的世代不同的情况下，页尺寸和块尺寸也不相同。在本实施形态中，存储器管理装置124，从NAND型闪速主存储器126读取存储器固有信息141，进行与用该存储器固有信息141示出的页尺寸或块尺寸对应的处理。借助于此，就可以把各种各样的世代的NAND型闪速存储器用作NAND型闪速主存储器126。在本实施形态中，存储器管理装置124，从NAND型闪速主存储器126读取包括页尺寸或块尺寸的存储器固有信息141，可以使NAND型闪速主存储器126的页尺寸或块尺寸，和各个处理器的高速缓存行尺寸一致起来。
在本实施形态中，存储器管理装置124，进行NAND型闪速主存储器126的寿命管理，进行警告。借助于此，就可以防止不良情况的发生。
在本实施形态中，存储器管理装置124，具有对多个NAND型闪速主存储器126的RAID功能，可以实现更换对象的NAND型闪速主存储器126的热插拔。借助于此，就可以容易地更换达到使用寿命的NAND型闪速主存储器126。
在这里，关于对多个处理器具备多个NAND型闪速主存储器的情况下的虚拟存储存取的一个例子进行说明。
图25是示出了求宽广的地址空间用的指针的处理的一个例子的框图。
指针153，包括狭窄的地址空间用的指针153a和狭窄的地址空间用的指针153b。
段表154，按每一个处理ID155设置，具备宽广的地址空间用的指针156。
例如，宽广的地址空间用的指针157，可采用把狭窄的地址空间用指针153b和可以由狭窄的地址空间用指针153a特定的段表154上的宽广的地址空间用的指针156组合起来的办法得到。另外，也可以使得宽广的地址空间用的指针157，采用把狭窄的地址空间用指针153b、狭窄的地址空间用指针153a、段表154上的宽广的地址空间用的指针156组合起来的办法生成。
图26是示出了用多个高速缓冲存储器和多个NAND型闪速主存储器形成的虚拟存储空间的一个例子的框图。
宽广的地址空间用的指针157，指的是通过处理器的高速缓冲存储器1581～158n、和多个NAND型闪速主存储器1591～159m构成的虚拟存储空间160中的任何一者。
借助于此，就可以整合性地处理处理器的高速缓冲存储器1581～158n和多个NAND型闪速主存储器1591～159m。
上述各个实施形态的存储器管理装置，在高速缓冲存储器是回写型的情况下和写直达的情况下的任何一者中都可以应用。
实施形态9
在本实施形态中，对在作为主存储器使用包括多种存储器的混合主存储器的情况下、管理对该混合主存储器的存取的装置进行说明。在本实施形态中，混合主存储器包括非易失性的半导体存储器。
图27是示出了本实施形态的存储器管理装置的构成的一个例子的框图。
此外，图28是示出了本实施形态的存储器管理装置的处理部的构成的一个例子的框图。
存储器管理装置1，管理对把不同种类的多个存储器组合起来形成的混合主存储器2的存取。在这里，所谓存取，指的是对存储装置的写入和读取中的至少一方。
在本实施形态中，虽然是以处理器3a～3c与存储器管理装置1分离开来的构成的情况为例进行说明，但是，也可以为存储器管理装置1内置于处理器3a～3c之中的至少一者内。
处理器3a～3c分别具备1次高速缓冲存储器4a～4c、2次高速缓冲存储器5a～5c。处理器3a～3c分别执行包括虚拟逻辑地址的处理6a～6c。在上述的图27中，虽然图示的是3个处理器3a～3c，但是，处理器的个数是1个以上即可。
多个处理器3a～3c，经由总线7、存储器管理装置1，与混合主存储器2连接起来。
以下，采用处理器3b进行本实施形态的说明，但是，对于处理器3a、3c也是同样的。
在本实施形态中，处理器3b可用逻辑地址对1次高速缓冲存储器4b、2次高速缓冲存储器5b进行存取。
混合主存储器，具备第1存储器、第2存储器、第3存储器。第1存储器与第2存储器相比，可存取的次数多。第2存储器可存取的次数比第3存储器多。
在本实施形态中，第1存储器是易失性半导体存储器8。作为易失性半导体存储器8，例如，可使用DRAM、FPM-DRAM、EDO-DRAM、SDRAM等之类的在一般的计算机中被作为主存储器利用的存储器。
第2存储器是非易失性半导体存储器9。作为非易失性半导体存储器9，例如，可以使用SLC(单级别单元)类型的NAND型闪速存储器。SLC与MLC(多级别单元)比较，读取和写入是高速的，可靠性高。但是，SLC与MLC比较，元件的集成度低，不适合于大容量化。
第3存储器是非易失性半导体存储器10。作为非易失性半导体存储器10，例如，可以使用MLC类型的NAND型闪速存储器。MLC与SLC比较，读取和写入是低速的，可靠性低。但是，MLC与SLC比较，元件集成度高，适合于大容量化。
另外，所谓可靠性，指的是在从存储装置读取数据的情况下的数据的缺损的产生难易的程度。
SLC的耐久性，比MLC的耐久性高。在这里，所谓耐久性高，指的是可存取次数多，所谓耐久性低，指的是可存取次数少。
SLC在1个存储单元内可存储M(1以上的整数)位的信息。MLC在1个存储单元内可存储M+1位以上的信息。
就是说，本实施形态的混合主存储器2，耐久性，按照易失性存储器8为第1、非易失性存储器9为第2、非易失性存储器10为第3的顺序，由高到低。
NAND型闪速存储器等的非易失性半导体存储器9、10，与易失性半导体存储器8比较，成本低且可大容量化。
另外，也可以不使用NAND型闪速存储器，而代之以使用例如NOR型闪速存储器等之类的别的类型的闪速存储器、PRAM(相变存储器)、ReRAM(电阻式随机存取存储器)。
若对作为主存储器利用非易失性半导体存储器9、10的情况和作为2次存储装置利用非易失性半导体存储器9、10的情况进行比较，则在作为主存储器利用非易失性半导体存储器9、10的情况下，对该非易失性半导体存储器9、10进行存取的存取频度高。在本实施形态中，实现了具备把易失性半导体存储器8和SLC的非易失性半导体存储器9和MLC的非易失性半导体存储器10混合起来作为主存储器的混合主存储器2的信息处理装置。混合主存储器2是不同种类混合型的主存储装置，借助于存储器管理装置1管理数据的存储位置。
存储器使用信息11、存储器固有信息12、地址变换信息13、着色表14，可存储到非易失性半导体存储器9和非易失性半导体存储器10之中的任何一者内。在这里，着色表14，是把对各个数据的数据固有信息作为条目具有的一种表。
另外，混合主存储器2，包括不同的多个种类的存储器，多个存储器之中的至少一个是非易失性存储器，多个存储器之中的第1存储器耐久性比该多个存储器之中的第2存储器高。
存储器管理装置1，具备处理部15、工作存储器16、信息存储部17。
处理部15，根据存储在信息存储部17内的信息，边使用工作存储器16，边执行各种处理。
工作存储器16，例如被用作缓冲器，可作为各种数据变换等的工作区域被使用。
处理部15，具备：接收部18、地址确定部19、地址管理部20、写入部21、再配置部22、地址变换部23、读取部24、传送部25。处理部15的功能也可以通过例如处理部15执行操作系统27等之类的程序的办法实现。
在本实施形态中，操作系统27，对管理对混合主存储器2的写入和读取的存储器管理装置1进行控制。
存储器管理装置1，在存储器管理装置1的工作开始时，读取存储在非易失性存储器9或非易失性存储器10内的存储器使用信息11、存储器固有信息12、地址变换信息13、着色表14，把存储器使用信息11、存储器固有信息12、地址变换信息13、着色表14存储到信息存储部17内。在起动时把存储在非易失性存储器9、10内的存储器使用信息11、存储器固有信息12、地址变换信息13、着色表14存储到信息存储部17内的处理，例如，可借助于存储器管理装置1的处理部15、接收部18执行。
存储器使用信息11，表示对于混合主存储器2的各个区域的存取发生次数(读取次数和写入次数)、包括于混合主存储器2内的各种存储器的使用率信息(空白区的比率)等的混合主存储器2的各个区域的使用状态。
存储器固有信息12，表示混合主存储器2的页尺寸和块尺寸、混合主存储器2的每一个区域的可存取次数(可写入次数和可读取次数)等的混合主存储器2的各个区域的特征。
地址变换信息13，是以例如表的形式使逻辑地址和与该逻辑地址对应的物理地址相关的信息。
着色表14，如上所述，是把各个数据的数据固有信息作为条目具有的一种表。
数据固有信息，包括与相对应的数据相关的存取次数(写入次数和读取次数)等的数据固有的信息。
信息存储部17，是存储上述的存储器使用信息11、存储器固有信息12、地址变换信息13、着色表14的装置。作为信息存储部17，例如，可使用寄存器。另外，信息存储部17也可以分割成多个寄存器。
以下，对由处理部15进行的写入工作进行说明。
接收部18，在要把来自处理器3b的写入对象数据写入到混合主存储器2内的情况下，就要从处理器3b接收写入目的地逻辑地址和写入对象数据。
然后，接收部18，把写入目的地逻辑地址和写入对象数据存储到工作存储器16内。
地址确定部19，根据写入对象数据的重要度和存取频度之中的至少一者，以使得对易失性半导体存储器8的存取次数比对非易失性半导体存储器9的存取次数多且使得对非易失性半导体存储器9的存取次数比对非易失性半导体存储器10的存取次数多的方式，确定与上述写入目的地逻辑地址对应的写入目的地物理地址。
在这里，地址确定部19，以使得在各个存储器8、9、10内存取频度均等化的方式，对与存储在工作存储器16内的写入目的地逻辑地址对应的写入目的地物理地址进行确定。
然后，地址确定部19，把写入目的地物理地址存储到工作存储器16内。
说得更具体点，地址确定部19，根据存储器使用信息11、存储器固有信息12、数据固有信息，判断写入对象数据究竟属于存取频度高的组、频度中等的组、频度低的组中的哪一组。
地址确定部19，在判断为写入对象数据属于频度高的组的情况下，就把易失性半导体存储器8中的未使用的物理地址确定为写入目的地物理地址。在该情况下，地址确定部19，以使得存取频度在易失性半导体存储器8内变成为相等的方式，选择未使用区域。
地址确定部19，在写入对象数据属于频度中等的组的情况下，就把非易失性半导体存储器9中的未使用的物理地址确定为写入目的地物理地址。在该情况下，地址确定部19，以使得存取频度在非易失性半导体存储器9内变成为相等的方式，选择未使用区域。
地址确定部19，在写入对象数据属于频度低的组的情况下，就把非易失性半导体存储器10中的未使用的物理地址确定为写入目的地物理地址。在该情况下，地址确定部19，以使得存取频度在非易失性半导体存储器10内变成为相等的方式，选择未使用区域。
写入对象数据的重要度和存取频度之中的至少一者，可根据包括写入对象数据的种类、由使用者设定的数据、从写入对象数据的最后的存取到当前为止的未使用时间、由写入对象数据的数据种类确定的存取频度的推测值、写入对象数据的存取频度的观测值中的至少一方的存取频度信息(读写频度信息)来求得。
此外，在本实施形态中，地址确定部19，还对阈值进行变更，该阈值在相应于易失性存储器8的存储装置使用率、非易失性存储器9的存储装置使用率和非易失性存储器10的存储装置使用率，判断究竟要将写入对象数据存储在易失性存储器8、非易失性存储器9、非易失性存储器10之中的哪一装置内时使用。
地址确定部19，还对下述阈值进行变更，该阈值用来基于包括在存储器使用信息11内的易失性半导体存储器8的使用率信息、非易失性半导体存储器9的使用率信息和非易失性半导体存储器10的使用率信息，判断究竟要将写入对象数据存储到易失性半导体存储器8、非易失性半导体存储器9、非易失性半导体存储器10之中的哪一个内。
例如，在与非易失性半导体存储器9、10的空白区域比较，易失性存储器8的空白区域多的情况下，即便是属于频度中等的组、频度低的组的写入对象数据，也要以使得存储到易失性存储器8内的方式，确定地址。
地址管理部20，使由接收部18所取得的存储在工作存储器16内的写入目的地逻辑地址，和由地址确定部19确定的存储在工作存储器16内的写入目的地物理地址相关地存储到在信息存储部17内存储的地址变换信息13内。地址变换信息13，用例如表的形式管理逻辑地址与物理地址之间的关系。
写入部21，对混合主存储器2，把存储在工作存储器16内的写入对象数据，写入到由地址确定部19确定的、由存储在工作存储器16内的写入目的地物理地址所示的位置。
例如，写入部21，把写入对象数据变换成写入单位(例如以页为单位)的数据后存储到工作存储器16内，把存储在该工作存储器16内的写入单位的数据，存储到混合主存储器2内。
再配置部22，根据写入对象数据的重要度和存取频度之中的至少一方，确定用于把存储在混合主存储器2的某一存储器内的写入对象数据再配置到混合主存储器2的另外的存储器内的再配置后的写入目的地物理地址，进行写入对象数据的再配置。
另外，再配置部22，也可以是地址确定部19的一个功能。也可以使得用于再配置的写入通过写入部21进行。
当通过再配置部22执行再配置时，地址管理部20，就要利用再配置后的写入目的地物理地址来更新存储在信息存储部17内的存储器使用信息11、地址变换信息13、数据固有信息等。就是说，地址管理部20，使写入对象数据的写入目的地逻辑地址与再配置后的写入目的地物理地址相关地登记到地址变换信息13内。此外，地址管理部20，还要把写入次数、写入频度等更新为使得存储器使用信息11、数据固有信息表示出再配置后的状态。
该再配置，在写入对象数据的重要度或存取频度随着时间推移而变化的情况下(在是动态的情况下)是有效的。
例如，根据写入对象数据的数据类别、存取频度的推测值等之类的可在数据写入前得到的静态的信息，借助于地址确定部19和写入部21把写入对象数据写入到SLC的非易失性半导体存储器9内。然后，再配置部22，根据写入对象数据的存取频度的观测值等之类的在写入后随着时间推移而变化的动态性的信息，在写入对象数据的重要度和存取频度之中的至少一方与上次的写入时相比、超过某种程度地变高的情况下，把写入对象数据的存储目的地从SLC的非易失性半导体存储器9改变成易失性半导体存储器8。再配置部22，根据动态性的信息，在写入对象数据的重要度和存取频度之中的至少一方与上次的写入时相比、超过某种程度地变低的情况下，把写入对象数据的存储目的地从SLC的非易失性半导体存储器9改变成MLC的非易失性半导体存储器10。
同样，再配置部22，也可以根据动态性的信息，把根据静态性的信息或动态性的信息存储到易失性半导体存储器8内的写入对象数据，再配置到非易失性半导体存储器9或非易失性半导体存储器10内。
再配置部22，也可以根据动态性的信息，把根据静态性的信息或动态性的信息存储到非易失性半导体存储器10内的写入对象数据，再配置到易失性半导体存储器8或非易失性半导体存储器9内。
再配置部22也可以在易失性半导体存储器8、非易失性半导体存储器9、10的区域内，使得写入对象数据的存储位置移动。
再配置部22，也可以例如，每当经过了预定的时间时，就执行上述的再配置处理，例如，在易失性半导体存储器8或非易失性半导体存储器9、10中的任何一个的区域中，在存储容量超过了阈值的情况下，执行上述的再配置处理。
以下，对由处理部15进行的读取工作进行说明。
接收部18，在处理器3b从混合主存储器2读取数据的情况下，从处理器3b接收读取目的地逻辑地址，把该读取目的地逻辑地址存储到工作存储器16内。
地址变换部23，根据存储在信息存储部17内的地址变换信息13，把存储在工作存储器16内的读取目的地逻辑地址变换成读取目的地物理地址，把该读取目的地物理地址存储到工作存储器16内。
读取部24，从混合主存储器2读取与存储在工作存储器16内的读取目的地物理地址对应的读取单位(例如，以页为单位)的数据，存储到工作存储器16内。
传送部25，从由混合主存储器2读取的、存储在工作存储器16内的读取单位的数据中，提取与读取目的地物理地址对应的部分的读取对象数据(例如，以字节为单位的数据)，把该所提取的读取对象数据送往处理器3b。
在本实施形态中，对混合主存储器2的写入单位和读取的数据单位，也可以为页尺寸、页尺寸的整数倍(2倍以上)、块尺寸、块尺寸的整数倍(2倍以上)。
另外，传送部25，也可以把读取单位的数据发送给处理器3b，在处理器3b中把读取单位的数据存储到1次高速缓冲存储器4b或2次高速缓冲存储器5b内。
就是说，在本实施形态中，关于1次高速缓冲存储器4b或2次高速缓冲存储器5b的写入单位和读取单位，也可以为页尺寸、页尺寸的整数倍(2倍以上)、块尺寸、块尺寸的整数倍(2倍以上)。
图29是示出了由本实施形态的存储器管理装置1实现的物理地址空间的一个例子的框图。
本实施形态的存储器管理装置1，例如，形成包括各种高速缓冲存储器4a～4c、5a～5c、易失性半导体存储器8、非易失性半导体存储器9、10的物理地址空间26。存储器管理装置1，在该物理地址空间26上进行地址确定等的地址管理。借助于此，就可以按照单一(flat)的存储器分级体系对高速缓冲存储器4a～4c，5a～5c，易失性半导体存储器8，非易失性半导体存储器9、10进行处理。
图30是示出了本实施形态的操作系统27的工作的一个例子的框图。
在本实施形态中，在操作系统27中进行究竟把数据存储到混合主存储器2的哪一个存储器内的选择。
操作系统27，在处理中，在处理生成时发生了向要求区域进行的数据写入、向文件映像用区域进行的数据写入、向处理动态性地要求的区域进行的数据写入的情况下，或者，在发生了向在内核(kernel)中使用的参数用区域的数据写入的情况下，根据对于这些数据写入所确定的重要度、存取频度、每一个存储装置的可使用的区域的剩余量，求存储装置选择用的阈值。然后，操作系统27，采用对根据数据的重要度和存取频度之中的至少一方求得的数据写入的评价值(着色等级，coloring level)和所确定的存储装置选择用的阈值进行比较的办法，确定究竟把数据配置到包括易失性半导体存储器8、非易失性半导体存储器(SLC)9、非易失性半导体存储器(MLC)10的混合主存储器2之中的哪一存储器内。
例如，数据的重要度由静态信息确定，数据的存取频度由静态信息和动态信息确定。着色等级可根据静态信息和动态信息中的至少一方求得。
在本实施形态中，从耐久性的观点考虑，将效果良好地使用包括不同种类的存储器的混合主存储器2。就是说，在本实施形态中，为了尽可能地延长混合主存储器2的寿命，要根据各个存储器的耐久性确定数据配置。
此外，在本实施形态中，从可靠性的观点考虑，将效果良好地使用包括不同种类的存储器的混合主存储器2。在本实施形态中，为了避免混合主存储器2中的致命性的数据缺损，要根据各个存储器的可靠性确定数据配置。
如上所述，操作系统27，例如，根据写入对象数据的存取频度、数据的重要度等的信息，计算着色等级(评价值)，求该着色等级。
然后，操作系统27，例如，根据各个存储器的可使用区域的剩余量、着色等级等的信息，确定究竟把写入对象数据存储在易失性半导体存储器8、非易失性半导体存储器9、10的哪个位置。
如上所述，在本实施形态中，借助于操作系统27生成和解释重要度、存取频度，作为该解释的结果来保存所得到的着色等级。在着色等级的运算中，例如，在由使用者设定的设定数据、由操作系统27得到的解释结果等的信息之中，究竟使用哪一信息，与信息处理装置的安装相关。
操作系统27进行MMU置换算法的最佳化。此外，操作系统27，对于所有的数据，进行附加包括该数据的存取频度的数据固有信息的处理。
作为数据的重要度的评价指标，例如，可使用是否是可执行的文件的区别、是否是媒体文件的区别、文件的位置信息等。
是否是可执行的文件的区别，可借助于文件的可执行的许可度判别。例如，可执行的文件的重要度，可设定得高。
是否是媒体文件的区别，可以由文件的扩展名进行判别。例如，媒体文件的重要度被设定得低。
作为文件的位置信息，例如，可在文件的位置究竟是信息处理装置的邮箱还是回收站等的判别中使用。例如，处于邮箱内的文件、处于回收站内的文件的重要度被设定得低。
此外，作为数据的重要度的评价指标，例如，可使用由使用者指定的信息。例如，作为包括数据的重要度的评价指标的文件，可使用改变了文件的扩展名的阴影文件(shadow file)。被使用者指定的重要度的设定，被记入到该阴影文件内。在阴影文件内，记述有例如数据标识信息与重要度之间的关系、文件夹位置与重要度之间的关系、数据的类别与重要度之间的关系等之类的数据的特征与重要度之间的关系。操作系统27，根据该阴影文件的信息、写入对象数据的标识信息、写入对象数据的文件夹位置、写入对象数据的类别，确定写入对象数据的重要度。
此外，作为数据的重要度的评价指标，也可以例如使用从数据的最后存取时刻到当前的时刻的间隔(数据的未使用时间)。例如，使得重要度与数据的未使用时间的长度成比例地变小。
作为数据的存取频度的评价指标，例如，可以使用文件的形式、存取图形、ELF格式的字段、由使用者设定的数据、存取频度的实测值。
例如，在文件的形式是媒体文件的情况下，推测为对于该数据的写入频度低。
例如，存取频度，关于存取图形，可相应于究竟是由系统调用所指定的许可度和文件的许可度之中的哪一个被进行变更。
例如，关于ELF格式的字段，只读段中的字段，被推测为写入频度低。此外，文本段、可读和可写的段中的字段，被推测为写入频度高。
例如，在表示存取频度的多个评价指标表示出不同的值的情况下，也可以优先使用表示存取频度高的评价指标。
在本实施形态中，如下述的(1)和(2)式那样地定义着色等级CL。另外，该着色等级CL的计算，是一个例子，可自由地变更。
CL＝min(9，(重要度×W+存取频度×(1-W))......(1)
0≤W≤1：进行重要度、存取频度的加权的修正值......(2)
在该情况下，CL成为0≤CL≤9的范围。
对于在内核内使用的参数用区域，重要度预定为9(固定值)。
对于处理生成时要求的区域，重要度预定为9(固定值)。
对于处理动态地要求的区域，重要度预定为5(固定值)。
对于处理把文件映射于混合主存储器2所用的区域，重要度可根据(3)、(4)式求得。
重要度＝min(9，max(静态重要度、使用者指定重要度))......(3)
0≤静态重要度≤9......(4)
存取频度，可根据(5)～(8)式求得。
存取频度＝静态存取频度×T......(5)
静态存取频度＝max(使用者指定存取频度，OS指定存取频度)......(6)
T＝max(0，-(存取时间间隔/最大存取时间间隔)+1)......(7)
0≤T≤1......(8)
在这里，静态重要度，是可根据数据的形式经验性地判断的值。时间修正值T，可根据数据的未使用时间经验性地设定。例如，时间修正值T，定为数据的未使用时间越长就变为越小的值。
最大存取时间间隔是经验性地定义的值。存取时间间隔是实测值。
由上述的(3)式得到的重要度，为0≤重要度≤9。
图31示出了关于处理把文件映射于混合主存储器2所用的区域的动态重要度的计算例。
在存取时间间隔(以月为单位的未使用时间)分别为0，1，...，10的情况下，时间修正值T分别被设定为1，0.9，...，0。
在该图31中，在数据形式是可执行的文件、媒体文件、回收站文件的情况下，静态重要度就分别为9，4，2。
例如，数据形式为可执行的文件、存取时间间隔为0(不足1个月)的情况下，动态重要度(舍去小数点以下)就变成为9。在其它的情况下也可以根据图31的关系确定动态重要度。
对于在内核内使用的参数用区域，存取频度定为9(固定值)。
对于处理所使用的区域，存取频度可根据存取图形确定。例如，在对数据的存取图形仅仅为读取的情况下，存取频度就变成为3。例如，在对于数据存在着写入的可能性的情况下，存取频度就变成为5。
以下，对存储器的选择的具体例进行说明。
用来选择究竟把数据存储到包括在混合主存储器2内的易失性半导体存储器8、非易失性半导体存储器(SLC)9、非易失性半导体存储器(MLC)10之中的哪一存储器内的阈值，可根据各个存储器的可使用区域的剩余量(使用率)确定。可根据着色等级与被确定的阈值之间的大小关系，选择写入目的地的存储器。
图32示出了本实施形态的存储器的使用率与阈值之间的关系的一个例子。
阈值ONRAM，是用来判断是否把数据配置到易失性半导体存储器8的阈值。在本实施形态中，着色等级为阈值ONRAM以上的数据，将被存储到易失性半导体存储器8内。
阈值ONRAM可用以下的式(9)计算，小数点以下的值可以舍去。
ONRAM＝min(9，(9×(存储装置使用率(％)/100)+6))......(9)
在上述的图32中，阈值ONRAM的范围，是6≤ONRAM≤9。易失性半导体存储器8的使用率越高，阈值ONRAM就会变得越大，作为写入目的地就变得难于选择易失性半导体存储器8。
阈值ONSLC，是用来判断是否把数据配置到非易失性半导体存储器(SLC)9内的阈值。在本实施形态中，具有阈值ONSLC以上、小于上述阈值ONRAM的着色等级的数据，被配置到非易失性半导体存储器9内。
阈值ONSLC可用以下的式(10)计算，小数点以下的值可以舍去。
ONSLC＝min(5，(9×(存储装置使用率(％)/100)+3))......(10)
在上述的图32中，阈值ONSLC的范围是3≤ONSLC≤5。非易失性半导体存储器9的使用率越高，阈值ONSLC就会变得越大，作为写入目的地就变得难于选择非易失性半导体存储器9。
此外，那些不足阈值ONSLC、不能在易失性半导体存储器8和非易失性半导体存储器9之中的任何一方中配置的数据，就被配置到非易失性半导体存储器(MLC)10内。
在上述的图32中，易失性半导体存储器8的使用率为20％、非易失性半导体存储器9的使用率为20％的情况下，阈值ONRAM为7，阈值ONSLC为4。在该情况下，着色等级为7≤CL≤10的数据，就被存储到易失性半导体存储器8内。着色等级为4≤CL＜7的数据，就被存储到非易失性半导体存储器9内。着色等级为0≤CL＜4的数据，就被存储到非易失性半导体存储器10内。至于其它的情况，也是同样的。
图33是示出了由本实施形态的存储器管理装置1进行的向混合主存储器2写入的数据写入工作的一个例子的流程图。
在步骤S1中，存储器管理装置1，接收数据和逻辑地址。
在步骤S2中，存储器管理装置1，参照存储器使用信息11、存储器固有信息12、着色表14内的数据固有信息，选择混合主存储器2的成为写入目的地的存储器。
在步骤S 3中，存储器管理装置1，选择所选择的存储器内的空白区。
在步骤S4中，存储器管理装置1，把数据写入到所选择的空白区内。
在步骤S5中，存储器管理装置1，判断写入是否正常地结束。
在写入未正常地结束的情况下，在步骤S6中，存储器管理装置1，执行出错处理，结束写入处理。
在写入已正常结束的情况下，在步骤S7中，存储器管理装置1，根据所接收到的逻辑地址和与所选择的空白区对应的物理地址，更新地址变换信息13。
在步骤S8中，存储器管理装置1，更新存储器使用信息11中的存储器的写入次数、存储在着色表14内的数据固有信息的写入次数、附加到写入对象数据的数据固有信息的写入次数。
图34示出了本实施形态的写入对象数据和读取对象数据的数据结构的一个例子。
数据28，具有把数据主体29和包括该数据的写入频度、读取频度等的数据固有信息30组合起来的数据结构。
着色表14可根据附加到各个数据的数据固有信息30生成。
图35示出了着色表14的一个例子。
着色表14的各个条目，被分配给数据的最小IO单位。
条目中的写入频度、读取频度、重要度是由操作系统27或使用者推测(预测)的值。
在借助于操作系统27推测写入频度、读取频度、重要度的情况下，操作系统27，参照与数据相关的扩展名或许可度，确定写入频度、读取频度和重要度。
在写入频度、读取频度、重要度由使用者设定的情况下，要准备用于设定的专用的GUI(图形用户界面)或者配置格局。
该写入频度与下述的实施形态10的SW_Color对应。
本实施形态的重要度和读取频度，与下述的实施形态10的SR_Color对应。
写入频度、读取频度、重要度，可在数据生成时，借助于操作系统27写入。
条目中的最后存取时刻，是对对应的数据最后进行存取的时间信息。最后存取时刻与当前时刻之间的差，就成为上述(7)的存取时间间隔。
条目中的着色等级，例如，可用上述(1)式计算。
着色表14的着色等级和最后存取时刻，在上述图33的步骤S8中，可借助于存储器管理装置1进行更新。
图36示出了本实施形态的混合主存储器2的地址映像的一个例子。
混合主存储器2，具备：易失性半导体存储器8的存储区域31A、非易失性半导体存储器9的存储区域31B、非易失性半导体存储器9用的冗余块区域31C、非易失性半导体存储器10的存储区域31D、非易失性半导体存储器10用的冗余块区域31E。
在数据的写入时，究竟要选择存储区域31A、存储区域31B、存储区域31D之中的哪一者，如上所述，可根据着色等级和阈值确定。
在存储区域31B、存储区域31D内，究竟要把数据存储到哪一位置，例如，可采用追记式的写入。
在追记式的写入的情况下，在每一个存储区域31B、31D内，都要顺序地改变存储位置地写入数据。采用这样的追记式的写入的办法，就可以使存储区域31B、31D内的存取频度均等化。
在本实施形态中，地址确定部19，当把存储区域31B、31D选择为数据的写入目的地时，就顺序地产生存储区域31B、31D内的写入目的地物理地址。写入部21，根据顺序地产生的物理地址进行数据的写入。
当对存储区域31B、31D，某种程度地进行了追记式的写入时，就要进行无用单元收集。
作为无用单元收集的一个例子，例如有这样的处理：对当前的存储区域31B、31D内进行搜寻，把多个条目之中的能汇总成一个的条目汇总成一个的处理；在存储区域31B、31D内混合存在着有效的数据和已被擦除的数据的情况下，仅仅收集有效的数据进行再配置的处理；使存取频度低的数据、重要度低的数据移动到别的存储器内以增加空白区的处理等。
在执行对存储区域31B的无用单元收集的情况下，可以利用冗余区31C。在执行对存储区域31D的无用单元收集的情况下，可以利用冗余区31E。
无用单元收集，例如，可借助于再配置部22执行。用来进行无用单元收集的写入，也可以借助于写入部21执行。
如果借助于再配置部22执行无用单元收集，则地址管理部20，就要借助于无用单元收集后的写入目的地物理地址，更新存储在信息存储部17内的存储器使用信息11、地址变换信息13、数据固有信息等。
在以上所说明的本实施形态中，可以效果良好地把在写入次数或读取次数方面受限制的非易失性半导体存储器作为主存储器利用。
在本实施形态中，存储器管理装置1和操作系统27协作来产生数据固有的存取频度信息，存储器管理装置1可以根据该存取频度信息实现最佳的写入方式。
借助于此，就可以防止存储在混合主存储器2的非易失性半导体存储器9、10内的数据过度地劣化，可以实现使用非易失性半导体存储器9、10的高速且低成本的信息处理装置。
实施形态10
在本实施形态中，对在上述实施形态9中所说明的存储器管理装置1和混合主存储器2的细节进行说明。
本实施形态的操作系统27，产生数据固有的存取频度信息(读写频度信息)。存储器管理装置1使用数据固有的存取频度信息来确定数据的写入目的地。此外，存储器管理装置1，根据数据固有的存取信息、存储器使用信息、存储器固有信息，执行最佳的磨损均化。在上述的实施形态9中，虽然是使用着色等级来确定存储区域的，但是，在本实施形态中，则使用表示由数据推测的存取频度的值SW_Color、SR_Color来确定存储区域。
NAND型闪速存储器不能进行改写工作。为此，在要对不存在有效的数据的NAND型闪速存储器的块写入新的数据的情况下，就要把该块整体都擦除之后再执行写入数据的工作。如果反复进行块的擦除处理，则块就会劣化，写入数据就变得困难起来。为此，若仅仅对特定的块集中进行数据的写入处理，则仅仅在一部分的区域发生不能进行写入处理的现象。为了避免该现象，数据管理装置1具备磨损均化功能。该磨损均化功能，相应于块的擦除次数定期地进行数据的替换。
在现有技术中，非易失性半导体存储器被用作2次存储装置，MPU在对2次存储装置进行存取的情况下，必须进行通过I/O接口的数据的传送。
相对于此，在本实施形态中，非易失性半导体存储器9、10，被配置在主存储器区域。存储器管理装置1，具有操作系统27能以与易失性半导体存储器8相同的程度对非易失性半导体存储器9、10进行存取那样的构成。借助于此，在MPU与非易失性半导体存储器9、10之间就没有必要进行通过I/O接口的数据的传送，就可以对非易失性半导体存储器9、10进行高速的存取。
此外，在本实施形态中，不需要再像现有的便携设备那样配置与低成本的闪速存储器同等的容量的高成本的DRAM存储器，可以提供低成本的系统。
在把系统设计为使得操作系统27能以与主存储器相同程度对非易失性半导体存储器进行存取的情况下，与作为2次存储装置使用非易失性半导体存储器的现有的系统比较，对非易失性半导体存储器的写入会增加。
在非易失性半导体存储器是NAND型闪速存储器的情况下，必须采用避免过度的写入、延长系统的寿命那样的方式。
在本实施形态中，把写入方式改善为使得可以把在写入次数方面存在限制的非易失性半导体存储器9、10作为主存储器使用。在本实施形态中，可以使用数据固有的存取频度信息，预测数据被写入的频度。存取频度高的数据，要进行配置到耐久性高的DRAM、SLC区域等的处理，保护信息处理装置的存储器区域。数据固有的存取频度信息，可应用于磨损均化。例如，可根据数据固有的存取频度信息，控制磨损均化中的数据的移动。
如上述图27所示，存储器管理装置(单一存储器管理装置)1，处于连接本身为MPU的处理器(也可以是图形IP等)3a～3c等的逻辑地址总线7和混合主存储器2之间。存储器管理装置1对混合主存储器2进行存储器管理。在上述的图27中，虽然示出的是把2个MPU和1个GPU共同地连接到逻辑总线7上的例子，但是，即便是应用于装配单一的处理器的设备所得到的效果也是同样的。
存储器管理装置1，具备：用于存储器管理的MPU等之类的处理部15、被处理部15使用的工作存储器16、保持用来确定对非易失性半导体存储器9、10进行的写入方式的信息等的信息存储部17。
另外，存储器管理装置1，也可以具备着色表寄存器，该着色表寄存器相对于信息存储部17独立，表示用来保持向非易失性半导体存储器9、10写入的每一个数据的数据固有的存取频度信息的着色表的基地址。
连接到存储器管理装置1的混合主存储器2，例如具备DRAM等之类的易失性半导体存储器8和非易失性半导体存储器9、10。
作为非易失性半导体存储器9、10，例如可以使用NAND型闪速存储器，但是，例如也可以使用PRAM、ReRAM等之类的别的文件存储器。
在非易失性半导体存储器9、10的存储器空间内的预定的地址内，存储有存储器使用信息11、存储器固有信息12、地址变换信息(页表)13、着色表(保持每一个数据的数据固有的存取信息的表)14。存储器使用信息11、存储器固有信息12、地址变换信息13，在系统的通电后，从非易失性半导体存储器9、10的区域被复制到信息存储部17内。信息存储部17，为了高速地进行地址变换，理想的是在存储器管理装置1的芯片上用SRAM构成。此外，着色表14的基地址(逻辑地址)，可在系统的通电后，设置到存在于存储器管理装置1内的信息存储部17或着色表寄存器内。
地址变换信息13，是使混合主存储器2的物理映像信息(芯片地址、块地址、页地址)和逻辑地址相关的一个表。
由地址变换信息13所保存的非易失性半导体存储器的存储区域的映射数据，除了在逻辑地址与混合主存储器2之间使得地址相关联的信息之外，还包括：表示每一个页或块是否是可写入的状态的标志信息，用来判别每一个页数据是最新且有效还是由于已经被更新为别的页而变得无效的标志信息。
图37示出了本实施形态的混合主存储器2的存储器映像的一个例子。
存储器固有信息12，包括：1)混合主存储器2的存储器空间内的DRAM空间尺寸，2)混合主存储器2的存储器空间内的非易失性半导体存储器9、10的存储器尺寸，3)构成混合主存储器2的存储器空间的NAND型闪速存储器的块尺寸、页尺寸，4)作为非易失性半导体存储器9内的SLC区域(2值区域)被分配的存储器空间信息(包括上限擦除次数、上限读取次数)，5)分配给2bit/Cell的多值区域的存储器空间信息(包括上限擦除次数、上限读取次数)，6)分配给3bit/Cell的多值区域的存储器空间信息(包括上限擦除次数、上限读取次数)，7)分配给4bit/Cell的多值区域的存储器空间信息(包括上限擦除次数、上限读取次数)。
存储器管理装置1，对来自操作系统27的数据写入处理的指令，参照存储器固有信息12和着色表14，确定究竟向哪一个存储器空间(SLC区域(2值区域)、2bit/Cell的多值区域、3bit/Cell的多值区域、4bit/Cell的多值区域)写入数据，进而，关于究竟向该存储器空间内的哪一物理地址写入这一点，参照存储器使用信息11、数据固有的存取频度信息进行确定。
此外，存储器管理装置1，在用操作系统27执行数据的读取处理的情况下，要参照着色表14确定读取方式。
存储器使用信息11，是表示非易失性半导体存储器9、10的存储器区域内的各个块被擦除了多少次、被读取了多少次的信息。每当各个块被擦除时，存储器使用信息11中的每一个块的擦除次数(写入次数)就被增加。此外，每当各个页被读取时，存储器使用信息11中的该页的读取次数被增加。
图38示出了着色表14的一个例子。
着色表14，是对于各个数据，保持每一者的数据固有的存取频度信息的表。
着色表14，在生成了任意的数据的情况下，被用于使得被映射数据的逻辑地址空间与数据固有的存取频度信息相关。
着色表14的各个条目，与数据的最少的读写尺寸(例如，NAND型闪速存储器的页尺寸)相对应，包括：表示可由数据推测的写入频度的值SW_Color、表示可由数据推测的读取频度的值SR_Color、可由数据推测的数据的寿命、数据的生成时刻、对数据进行的写入次数、数据的读取次数。
图39是示出了着色表14的生成处理的一个例子的流程图。
着色表14，被配置在非易失性半导体存储器9、10上的任意的区域内。着色表14的配置地址，也可以由存储器管理装置1的安装来确定。
在步骤T1中，存储器管理装置1，接通电源、起动。
在步骤T2中，存储器管理装置1，把着色表14的基地址变换成逻辑地址，生成对于各个数据的索引。
在步骤T3中，存储器管理装置1，把着色表14的基地址设置到信息存储部17或着色表寄存器内。
操作系统27和存储器管理装置1，通过信息存储部17或着色表寄存器，参照着色表14。
图40是示出了由操作系统27进行的着色表14的条目的生成处理的一个例子的流程图。该图40，示出了在处理6b生成任意的数据时，操作系统27把数据设置到着色表14的条目内的工作。在把新的数据写入到非易失性半导体存储器9、10内的情况下，操作系统27，就把数据固有的存取频度信息的值SW_Color、SR_Color、数据的寿命、数据生成时刻写入到着色表14的条目内。
SW_Color、SR_Color，是操作系统27推测数据的写入频度和读取频度而设定的值。在SW_Color、SR_Color中，写入频度和读取频度分别被预测得越高、其值就被设定得越高。关于数据的寿命，可以预测该数据可多长地存在于混合主存储器2上，可根据该预测设定数据的寿命。这些值，既可以借助于生成数据的程序的源码静态地指定，也可以通过操作系统27把该值写入到着色表14内，还可以采用通过操作系统17参照文件的扩展名或文件标题等的办法进行预测。
在步骤U1中，任意的处理6b，使得数据写入要求产生。
在步骤U2中，操作系统27生成非易失性半导体存储器9、10的每一页尺寸的静态信息。
在步骤U3中，操作系统27，根据信息存储部17或着色表寄存器的存储内容来参照着色表14。
在步骤U4中，操作系统27把静态信息写入到着色表14内。
在步骤U5中，操作系统27，把写入目的地逻辑地址通知给存储器管理装置1。
然后，在步骤U6中，存储器管理装置1执行写入处理。
SW_Color和SR_Color的范围，后述的由操作系统27进行的频度预测的图形、用SW_Color和SR_Color确定存储器区域的存储器管理装置1的工作，是一个例子。系统安装者也可以恰当地调整存储器管理装置1的工作。
在这里，对于对任意的数据的、由操作系统27进行的SW_Color、SR_Color、数据的寿命的设定进行说明。
图41示出了对各种数据的SW_Color、SR_Color、数据寿命的分配的设定的第1例。
图42示出了对各种数据的SW_Color、SR_Color、数据寿命的分配的设定的第2例。
内核的正文区域被读入的情况多，被写入的可能性低。操作系统27自身进行工作的正文区域的SR_Color设定为5、SW_Color设定为1。此外，操作系统27，预测为内核的正文区域的数据寿命长。
另一方面，内核的数据区域，读入、写入的频度都高。因此，操作系统27对内核的数据区域，把SW_Color和SR_Color设定为5。
内核所要动态性地确保的数据区域，由于当数据不需要时就被删除，故数据的寿命较短。
用户程序的正文区域，与可从所有的处理重入地被调用的内核比较，读取频度低。但是，在处理变成为有效的状态下，与内核同样，读取频度变高。为此，在用户程序的正文区域中，SW_Color被设定为1，SR_Color被设定为4。对于用户程序的正文区域来说，由于数据寿命是直到该程序被卸载为止的期间，故一般地说较长。因此，对于用户程序的正文区域来说，数据寿命被设定得长。
程序所要动态性地确保的区域，粗分起来有两类。首先，1类是与程序的执行结束一起被废弃的数据(包括栈区域)。这些数据，数据寿命短，读取和写入的频度高。因此，对与程序的执行结束一起被废弃的数据来说，作为SR_Color被设定为4，作为SW_Color被设定为4。另外一个的程序要动态性地确保的区域，是程序为了新的文件所生成的区域。由程序所生成的数据，数据寿命长，读取和写入的频度，与要生成的文件的类别相关。
对于可看作被处理参照的文件的数据，文件的数据寿命被设定得长。
例如，对读入文件的扩展名用SYS、d11、DRV等表示的那样的系统文件的情况进行说明。具有这样的扩展名的数据，是操作系统执行各种各样的处理的情况下读入的文件。在把操作系统安装在混合主存储器2上的情况下，几乎不存在一旦写入后就被更新的情况。具有这些扩展名的文件，被预测为虽然在文件中存取频度也比较高，但是与程序(内核)的正文区域相比存取频度低。因此，操作系统27，把具有这些扩展名的数据的SW_Color设定为1，把SR_Color设定为3。该设定表明根据数据所预测的写入频度极低、所预测的读取频度高。就是说，具有这些扩展名的数据被预测为，在操作系统的更新、安装别的程序的情况下，是数次被改写的程度，几乎可以看作是只读。
可用JPEG代表扩展名那样的图片数据，以及可用MOV代表扩展名那样的影片数据，很少在一次写入后再度进行写入。人们预测为从程序对这样的图片数据和影片数据进行存取的频度少。因此，操作系统27，对于图片数据和影片数据，使得SW_Color和SR_Color的设定值小。
图43示出了着色表的条目的排列的第1例。
图44示出了着色表的条目的排列的第2例。
着色表的条目，虽然与数据的最少的读写尺寸(例如，NAND型闪速存储器的页尺寸)相对应，但是，处理把数据映射到逻辑地址空间时，没有义务按数据的最少的读写尺寸排列地进行映射。为此，存在着对着色表的一个条目对应多个数据的可能性。
在这样的情况下，操作系统27，如图43所示，在与1个条目对应的多个的数据之中，把被预测为读取频度和写入频度最高的数据作为代表。
或者，操作系统27，如图44所示，把占据一个条目的数据的尺寸作为权重，设定各个数据的SW_Color、SR_Color的加权平均值。
用着色表14表示的SW_Color和SR_Color，或者是由程序的编制者嵌入到操作系统27等的源码内，或者借助于操作系统27进行预测。但是，也有时候在与程序开发者所预想的情况不同的用途中使用文件、图片数据。一般地说，图片等之类的数据的存取几乎就是读取，改写图片的内容是很少的。但是，加工图片的程序处理特定的照片的情况下，加工中的图片常常会频繁地被改写。在这样的情况下，如果使用者能改写着色表14的SW_Color和SR_Color，则可以把特定的文件以更高的速度移动到在改写次数方面有余裕的区域内。为了实现这样的工作，理想的是把操作系统27的文件系统设计为使得可以在操作系统27的软件上改写各个数据的数据固有的存取频度信息。例如，理想的是把系统设计为使得如果用一般的浏览器打开文件的属性，则可以在GUI画面上观看相当于着色表14的属性，把操作系统27设计为使得使用者可以在GUI上变更其初始数据。
接下来，详细地说明：由使用本实施形态的存储器管理装置1的信息处理装置实现的来自混合主存储器2的数据读取工作。
当从处理器3b产生了数据的读取要求时，由处理器3b所发布的虚拟逻辑地址就被变换成被分配到逻辑地址空间内的逻辑地址(CPUID处理ID的附加)。然后，存储器管理装置1，与变换后的逻辑地址相对应，从易失性半导体存储器8、非易失性半导体存储器9、10进行数据的读取。在与逻辑地址对应的数据存在于易失性半导体存储器8的存储区域内的情况下，易失性半导体存储器8上的数据，就通过存储器管理装置1被取入到2次高速缓冲存储器5b内。
在易失性半导体存储器8上不存在与逻辑地址对应的数据的情况下，存储器管理装置1就根据信息存储部17内的地址变换信息13检索与逻辑地址对应的非易失性半导体存储器9、10的芯片内的块地址、页地址，从非易失性半导体存储器9、10的芯片中的被指示的块内的预定页，读取必要的数据。
这时，存储器管理装置1，根据着色表14，参照与逻辑地址对应的数据的固有的存取频度信息，确定读取方法。
图45示出了着色表14中的写入频度和读取频度的计算的方法的一个例子。
操作系统27的开发者，借助于存储器管理装置1的数据读入方式和数据写入方式的安装，使用先前所说明的基准等设定SW_Color、SR_Color。
图46是示出了本实施形态的存储器管理装置1所进行的读取方式的确定工作的一个例子的流程图。
该图46中的SR_Color，与着色表14的SR_Color对应。着色表14的写入频度和读取频度是存储器管理装置1使用存储器使用信息11、存储器固有信息12、包括在着色表14内的写入次数、读取次数、数据生成时刻计算的值。
在图46的流程图的步骤V1～V13中，说明根据在上述图41、图42中所设定的SR_Color等如何利用存储器管理装置1读取数据。
首先，把SR_Color指定为5、把SW_Color指定为1的内核的正文区域，被推测为被读取的情况多、被写入的可能性低。该内核的正文区域的第1数据，由于在操作系统进行各种各样的处理时被读取，故读取次数变多，进而需要高速地被读取。
存储器管理装置1，在对处理器3b的2次高速缓冲存储器5b或1次高速缓冲存储器4b写入从非易失性半导体存储器9、10读取的第1数据的同时，也并行地把所读取的第1数据传送给混合主存储器2内的易失性半导体存储器8的存储区域内。
在再次读取同一第1数据的情况下，从处理器3b的2次高速缓冲存储器5b或1次高速缓冲存储器4b上，或者在未发生高速缓存命中(cache hit)的情况下从混合主存储器2的易失性半导体存储器8的存储区域，进行第1数据的读取。存储在混合主存储器2上的易失性半导体存储器8的存储区域内的第1数据，一直到电源断开为止，都保持在易失性半导体存储器8上。
接着，把SR_Color指定为5、把SW_Color指定为5的内核的数据区域，是每当系统起动时新生成、新初始化的区域。为此，内核的数据区域的第2数据的寿命被推测为短。存储器管理装置1最初参照第2数据的寿命。第2数据在系统工作中，必定存在于易失性半导体存储器8上，而且随着电源断开从易失性半导体存储器8被擦除。
接着，把SR_Color指定为4、把SW_Color指定为1的用户程序的区域，与从所有的处理可被重入地调用的内核比，读取频度低。用户程序的区域中的第3数据，虽然被配置在易失性半导体存储器8的存储区域内，但是，在混合主存储器2的易失性半导体存储器8的存储区域内全部被填满的情况下，就变成为从易失性半导体存储器8上向非易失性半导体存储器9、10的存储区域进行回写的回写对象。要被擦除的第3数据的顺序，可根据着色表14的信息确定。在被回写的情况下，按照读取少的顺序，把第3数据从易失性半导体存储器8上向非易失性半导体存储器9、10上移动。
在把SR_Color指定为4、把SW_Color指定为4的程序动态性地进行确保的区域中的第4数据之中，那些被指定为数据寿命短的第4数据，与内核的数据区域同样，在系统工作中，必定存在于易失性半导体存储器8上，而且随着电源断开从易失性半导体存储器8上被擦除。
另一方面，被指定为数据寿命长的第4数据，虽然被配置在易失性半导体存储器8的存储区域内，但是，在混合主存储器2的易失性半导体存储器8的存储区域全部被填满的情况下，就变成为从易失性半导体存储器8上向非易失性半导体存储器9、10的存储区域进行回写的回写对象。
接下来，对可以作为处理要参照的文件来处理的数据进行说明。在上述的图41、42中文件的寿命已经被设定为长。
包括在把SW_Color指定为1、把SR_Color指定为3的文件类内的第5数据，被操作系统27推测为写入频度极低、所预测的读取频度高。这时，存储器管理装置1，虽然把第5数据配置在易失性半导体存储器8的存储区域内，但是，在混合主存储器2的易失性半导体存储器8的存储区域内全部被填满的情况下，就变成为从易失性半导体存储器8上向非易失性半导体存储器9、10的存储区域进行回写的回写对象。
包括在把SW_Color指定为1、把SR_Color指定为2的文件类内的第6数据，被操作系统27推测为写入频度极低、所预测的读取频度也低。这样一来，存储器管理装置1，在未判定为读取频度高的情况下，在读取时，就直接对非易失性半导体存储器9、10进行存取，而不进行向易失性半导体存储器8的存储区域内的复制。
包括在把SW_Color指定为1、把SR_Color指定为1的文件类内的第7数据，被操作系统27推测为写入频度极低、所预测的读取频度也极低。这样一来，存储器管理装置1，在未判定为读取频度高的情况下，在读取时，就直接对非易失性半导体存储器9、10进行存取，而不进行向易失性半导体存储器8的存储区域内的复制。
图47是示出了本实施形态的存储器管理装置1的数据读取的处理的一个例子的流程图。
在该图47的步骤W1～W10中，存储器管理装置1，参照信息存储装置17内的存储器使用信息11之中的对应的页地址的读取次数和存储器固有信息12的读取上限次数。
存储器管理装置1，核查从存储器使用信息11所读取的存储器的读取次数是否超过了读取上限次数。
在存储器的读取次数未超过读取上限次数的情况下，存储器管理装置1，就进行使信息存储部17内的读取次数增加的处理。
在存储器的读取次数超过了读取上限次数的情况下，存储器管理装置1，就把块内的所有的页的数据，复制到同一存储器空间(SLC区域(2值区域)、2bit/Cell(位/单元)的多值区域、3bit/Cell的多值区域、4bit/Cell的多值区域)的别的块内。在像这样地进行复制的情况下，存储器管理装置1，理想的是检索读取次数少的新的块，把所有的页数据都再配置(移送)到那里。在读取处理成功了的情况下，存储器管理装置1使着色表14的读取次数增加。
图48是示出了本实施形态的存储器管理装置1的数据写入的处理的一个例子的流程图。
在该图48的步骤X1～X8中，当从处理(程序)6a～6c产生了数据的写入要求时，各处理器3a～3c就要核查在每一个处理器3a～3c所具备的1次高速缓冲存储器4a～4c、2次高速缓冲存储器5a～5c上是否存在数据。
在1次高速缓冲存储器4a～4c或2次高速缓冲存储器5a～5c上存在数据的情况下，处理器3a～3c，就在改写1次高速缓冲存储器4a～4c或2次高速缓冲存储器5a～5c上的数据后结束写入工作。
在1次高速缓冲存储器4a～4c或2次高速缓冲存储器5a～5c上不存在数据的情况下，存储器管理装置1，就把虚拟逻辑地址变换成分配到逻辑地址空间上的逻辑地址。
在易失性半导体存储器8上存在与变换后的逻辑地址对应的数据的情况下，存储器管理装置1，就对混合主存储器2的易失性半导体存储器8进行写入工作。
在易失性半导体存储器8上不存在对逻辑地址的数据的情况下，如图48所示，存储器管理装置1，就对非易失性半导体存储器9、10的存储区域进行写入工作。在数据生成时，与该逻辑地址对应的非易失性半导体存储器9、10的写入地址，可根据与逻辑地址对应的着色表14的条目和保存在存储器管理装置1的信息管理装置17内的存储器使用信息11、存储器固有信息12确定。写入地址确定后，存储器管理装置1就把与所确定的写入地址有关的信息写入到地址变换信息13内。在写入成功了的情况下，存储器管理装置1使着色表14的写入次数增加。
图49是示出了本实施形态的存储器管理装置1的写入目的地区域的确定工作的一个例子的流程图。存储器管理装置1，根据着色表14执行该图49的写入目的地区域的确定。为确定存储区域而使用的着色表14的属性，为SW_Color、SR_Color、写入频度。
操作系统27的开发者，对存储器管理装置1的数据读入方式和数据写入方式的安装，进行上述图41和图42所示的那样的设定。该图49的步骤Y1～Y12，表示按照上述图41及图42所示的设定、数据是如何被存储器管理装置1读取的。
首先，把SR_Color指定为5、把SW_Color指定为1的内核的正文区域的第1数据，被推测为被读取的次数多、被写入的可能性低。可根据上述图46所示的读取方式的确定工作，在系统工作中，将第1数据移动到易失性半导体存储器8内，被进行读写。为此，第1数据实际上写入到非易失性半导体存储器9、10内的频度低。但是，由于第1数据的重要度高，故在该图49中，存储器管理装置1，把第1数据写入到本身为SLC的非易失性半导体存储器9的B区域内。
接着，把SR_Color指定为5、把SW_Color指定为5的内核的数据区域，由于是每当系统起动时新生成、新初始化的区域，故被推测为内核的数据区域的第2数据的寿命短。存储器管理装置1最初参照第2数据的寿命。第2数据在系统工作中，必定存在于易失性半导体存储器8上，而且随着电源断开从易失性半导体存储器8上被擦除。因此，第2数据，不会被写入到非易失性半导体存储器9、10的存储区域内。
接着，把SR_Color指定为4、把SW_Color指定为1的用户程序的区域中的第3数据，与从所有的处理可被重入地调用的内核的区域的数据相比，读取频度低。用户程序的区域中的第3数据，只有在从示于图46的读取工作开始长期间不被进行存取的情况下，才向非易失性半导体存储器9、10的存储区域写入。因此，第3数据向非易失性半导体存储器9、10的写入频度低。第3数据，由于与内核的正文区域中的数据相比，重要度低，故在图49中，可以向本身为MLC区域的A区域写入。
在把SR_Color指定为4、把SW_Color指定为4的程序动态性地进行确保的区域内的第4数据之中，那些被指定为数据寿命短的第4数据，与内核的数据区域同样，在系统工作中必定存在于易失性半导体存储器8上。存储器管理装置1最初参照数据的寿命。第4数据，在系统工作中，必定存在于易失性半导体存储器8上，而且随着电源断开从易失性半导体存储器8上被擦除，因此，不会被写入到非易失性半导体存储器9、10的存储区域内。
另一方面，被指定为数据寿命长的第4数据，虽然被配置在易失性半导体存储器8的存储区域内，但是，在混合主存储器2的易失性半导体存储器8的存储区域全部被填满的情况下，就变成为从易失性半导体存储器8上向非易失性半导体存储器9、10的存储区域进行回写的回写对象。由于程序的正文区域的数据的重要度高，故程序的正文区域的数据，就被写入到本身为SLC区域的C区域内。
接下来，对可以作为处理要参照的文件来处理的数据进行说明。在图41、42中文件的数据寿命已经被设定为长。
包括在把SW_Color指定为1、把SR_Color指定为3的系统文件类内的第5数据，被操作系统27推测为写入频度极低、所预测的读取频度高。这时，存储器管理装置1，虽然把第5数据配置在易失性半导体存储器8的存储区域内，但是，在混合主存储器2的易失性半导体存储器8的存储区域全部被填满的情况下，就变成为从易失性半导体存储器8上向非易失性半导体存储器9、10的存储区域进行回写的回写对象。由于第5数据的写入频度可以被判断为低，故存储器管理装置1就把第5数据配置到MLC区域内。
把SW_Color指定为3、把SR_Color指定为3的文件类，被操作系统27推测为写入频度极高、所预测的读取频度也高。因此，存储器管理装置1就把SW_Color为3、SR_Color为3的文件类的数据配置到SLC区域内。
包括在把SW_Color指定为1、把SR_Color指定为2的文件类内的第6数据，被操作系统27推测为写入频度极低、所预测的读取频度也低。对于第6数据来说，由于作为文件的重要度也被判断为低，故存储器管理装置1把第6数据配置到MLC区域内。
包括在把SW_Color指定为1、把SR_Color指定为1的文件类内的第7数据，被操作系统27推测为写入频度极低、所预测的读取频度也极低。对于第7数据来说，由于作为文件的重要度也被判断为低，故存储器管理装置1把第7数据配置到MLC区域内。
接下来，对在存储区域中进行的写入目的地物理地址的确定进行说明。
在借助于上述的处理确定写入对象的存储区域的情况下，存储器管理装置1，确定写入目的地的块地址。在该情况下，存储器管理装置1，采用参照着色表14、合适地选择写入目的地的块地址的办法，抑制磨损均化的发生，减少不需要的擦除处理。
以下，对抑制该磨损均化的发生的方法的细节进行说明。
一般地说，磨损均化在块间进行数据的交换。为此，就可以借助于进行磨损均化的频度来进行擦除次数的平均化。在磨损均化中，每当此时都要执行对块的擦除处理。如果磨损均化的频度下降，则虽然擦除处理的次数会减少，但是，也导致不能进行擦除块的平均化这样的不佳状况。在块间的擦除次数的差变成为磨损均化启动的触发的算法中，磨损均化的频度，与擦除次数的差的阈值相关。在本实施形态中，存储器管理装置1为了在避免由磨损均化导致的擦除处理的增加的同时进行平均化，使用数据固有的存取频度信息，在向块进行的写入时，选择合适的块。
图50是示出了非易失性半导体存储器9、10的任意的块中的擦除次数的转变的一例的曲线图。
理想的擦除次数是随着时间的推移而变化。在使用NAND型闪速存储器的信息处理装置中，长远性地说NAND型闪速存储器会劣化，必须更换存储器。直到存储器更换期为止，为了使用NAND型闪速存储器的多数的块，需要进行由磨损均化进行的擦除次数的平均化。在该图50中，示出了NAND型闪速存储器的任意的块中的擦除次数的转变。
为了使所有的块都遵从图50中所示的擦除次数的转变，在磨损均化中要把对各个块的擦除次数的差的阈值设定得小。
图51是示出了在磨损均化中把对擦除次数的差的阈值设定得小的情况下的变化的一个例子的曲线图。
该图51中的虚线示出了各个块的擦除次数的波动的范围。在图51中，示出了采用减小阈值的办法来增加用于磨损均化的擦除处理、使NAND型闪速存储器整体的寿命变短的状态。
存储器管理装置1，为了减小擦除次数的分散、抑制由磨损均化导致的擦除处理，在写入数据时，要进行基于数据的存取频度信息的擦除块的选择。
图52示出了根据着色表14的信息确定作为基准的擦除次数的确定表的一个例子。
存储器管理装置1，根据着色表14的参数，计算作为基准的擦除次数，选择具有与作为基准的擦除次数最接近的擦除次数的块。作为基准的块的擦除次数，把当前的存储区域内的块的最小擦除次数当作最小值(使用率0％)、把对最小的擦除次数加上了磨损均化的阈值后的值当作最大值(使用率100％)。
在该图52中，用着色表14的SW_Color和写入频度，计算作为基准的擦除次数。但是，也可以作为参数使用SR_Color、读取频度进行磨损均化的抑制。
图53是示出了与可擦除次数对应的块的分组的一个例子的曲线图。
图54示出了与可擦除次数对应的块的分组的判断基准。
在本实施形态中，对每一个存储区域进行根据擦除次数的块的分组。表示出块的分组的结果的信息，被作为存储器固有信息12保存起来。另外，表示出块的分组的结果的信息，也可以作为存储器使用信息11保存起来。
图53的粗实线，示出了最小擦除次数的转变，虚线则示出了磨损均化的阈值。如图53所示，各个块都在磨损均化的阈值的范围内(波动的范围内)被分割成按各擦除次数的组。
存储器管理装置1，在某块的数据被擦除、变成为可再次写入时，根据图54所示的那样的判定表，判定块的组属于何处，存储到存储器固有信息12内。
图55示出了根据着色表14的信息搜寻磨损均化中的块所属的组的一个例子。
存储器管理装置1，根据着色表14的信息，确定作为搜寻块的基准的块的组。
在确定了作为搜寻基准的块的组后，如图55所示，存储器管理装置1，直到找到了块为止，搜寻其附近的块组。当借助于该搜寻处理确定了要写入数据的区域的物理地址后，存储器管理装置1，进行数据的写入，更新地址变换信息13。
另外，也可以使得存储器管理装置1使用其他的块搜寻法确定写入地址。例如，存储器管理装置1，以把擦除次数当作密钥、把擦除块当作节点的树形结构(B-Tree B+Tree RB-Tree等)管理可写入的块(擦除处理完毕)，保存到存储器固有信息12或存储器使用信息11内。存储器管理装置1，以作为基准的擦除次数为密钥对树进行搜寻，选择具有最接近的擦除次数的块。
当借助于任意的处理3b擦除了数据后，操作系统27就擦除关于该数据的着色表14的内容。存储器管理装置1，在着色表14的内容已被擦除时，就擦除地址变换信息13中的与擦除对象数据的逻辑地址对应的物理地址。
在数据存在于易失性半导体存储器8上的情况下，就要擦除易失性半导体存储器8上的数据。
图56是示出了在本实施形态的存储器管理装置1中还具备高速缓冲存储器的存储器管理装置的一个例子的框图。
存储器管理装置32，除去与上述存储器管理装置1同样的构成外，还具备高速缓冲存储器33。
处理器3b，除去1次高速缓冲存储器4b、2次高速缓冲存储器5b之外，还可以直接对高速缓冲存储器33进行存取。
存储器管理装置32，在1次高速缓冲存储器4b、2次高速缓冲存储器5b、高速缓冲存储器33中的任何一者中，发生了页输入或页输出的情况下，就要对混合主存储器2进行存取。
在以上所说明的本实施形态中，可以根据混合主存储器2的各个存储器的耐久性实现数据配置、延长混合主存储器2的寿命。
此外，在本实施形态中，由于根据混合主存储器2的各个存储器的可靠性实现数据配置，故可以防止混合主存储器2中的致命性的数据缺损。
通过使用本实施形态的存储器管理装置1和混合主存储器2，就可以不进行插拔(swap)。
在本实施形态中，把非易失性半导体存储器9、10用作主存储器。借助于此，就可以使主存储器的存储容量大容量化，也可以不使用应用HDD/SSD的2次存储系统。
在本实施形态中，可以减少存储器分级体系，可以使操作系统27的构造简单化。例如，在本实施形态中，能以同一分级体系处理1次高速缓冲存储器4a～4c、2次高速缓冲存储器5a～5c、混合主存储器2。
在本实施形态中，由于把非易失性半导体存储器9、10当作主存储器使用，故可以使即时启动高速化。
在本实施形态中，使用包括存储器使用信息11、存储器固有信息12、数据固有信息的着色表14，可以延长混合主存储器2的寿命，还可以进行可高速存取的存储器变换。
在本实施形态中，在来自混合主存储器2的数据读取中，可以暂时把以非易失性半导体存储器9、10的页尺寸、页尺寸的倍数、块尺寸、块尺寸的倍数为读取单位的数据，存储在工作存储器16内，然后，再从该工作存储器16仅仅把必要的数据(例如，字节数据)发送给处理器3b。借助于此，在数据读取中就可以进行字节存取。
另外，工作存储器16，也可以使用处理器3a～3c内的1次高速缓冲存储器4a～4c、2次高速缓冲存储器5a～5c、信息存储部17实现。
在上述各个实施形态中，所谓写入频度，也可以为每单位时间的写入次数。读取频度，也可以为每单位时间的读取次数。
在上述实施形态9和10中，混合主存储器2具备SLC的非易失性半导体存储器9和MLC的非易失性半导体存储器10。
SLC的可擦除次数与MLC的可擦除次数不同。
在此，由存储器管理装置1执行的磨损均化，也可以相应于存储区域变更。
在该情况下，例如，擦除块根据该擦除块的状态被分成已使用的组和空闲组。
已使用的组，是被写入了数据的状态的擦除块的集合。
空闲组，是数据擦除完毕的擦除块的集合。
在已使用的组中的擦除次数少的擦除块、与空闲组中擦除次数多的擦除块之间，在擦除次数之差超过了预定的阈值的情况下，存储器管理装置1，选择已使用的组中的擦除次数少(例如最少)的已使用的擦除块和空闲组中擦除次数多的空闲擦除块。存储器管理装置1，在使所选择的已使用的擦除块的数据向所选择的空闲擦除块迁移的同时，使所选择的已使用的擦除块向空闲组迁移、使所选择的空闲擦除块向已使用的组迁移。
在该磨损均化中所选择的已使用的擦除块，按一定期间被进行保护，不会变成为磨损均化对象。
借助于该磨损均化，在SLC中块擦除次数被平均化，在MLC中块擦除次数被平均化。
存储器管理装置1，根据扩展名和存储区域(SLC或MLC)，改变在磨损均化中使用的阈值。例如，存储器管理装置1，在SLC的存储区域中，根据第1阈值，判断是否进行磨损均化。存储器管理装置1，在MLC的存储区域中，根据第2阈值，判断是否进行磨损均化。
借助于此，在各个存储区域中，就可以以恰当的条件执行磨损均化。