一种用于SOI高压PMOS器件的仿真电路及仿真方法.pdf

1、(10)申请公布号 CN 103579352 A (43)申请公布日 2014.02.12 CN 103579352 A (21)申请号 201310602790.6 (22)申请日 2013.11.22 H01L 29/78(2006.01) G05B 17/02(2006.01) (71)申请人 电子科技大学 地址 611731 四川省成都市高新区 （西区） 西 源大道 2006 号 (72)发明人 乔明 何逸涛 张康 代刚 吴文杰 张波 (74)专利代理机构 成都宏顺专利代理事务所 ( 普通合伙 ) 51227 代理人 李顺德 王睿 (54) 发明名称 一种用于SOI高压PMOS器件的仿

2、真电路及仿 真方法 (57) 摘要 本发明涉及半导体技术， 具体的说是涉及一 种用于SOI高压PMOS器件的仿真电路及其仿真方 法。 本发明的一种用于SOI 高压 PMOS 器件的仿真 电路， 包括PMOS管， 其特征在于， 所述PMOS管的漏 极与可变电压源 Vnh 连接、 衬底与固定电压源 VHV 连接、 栅极与源极接地。本发明的有益效果为， 高 压 PMOS 管的源级与衬底之间的电势差始终为固 定的应用高压电源电压 VHV， 该电势差大小等于衬 底所加固定电压值， 本发明提供的 SOI 高压 PMOS 管击穿电压仿真电路及方法弥补了常规仿真电路 及测试方法中SOI高压PMOS管的源级与衬

3、底之间 的电势差随漏极所加电压 Vnh变化而变化这一缺 陷， 与实际应用中 SOI 高压 PMOS 管的情况更加符 合。本发明尤其适用于 SOI 高压 PMOS 器件的仿 真。 (51)Int.Cl. 权利要求书 1 页 说明书 4 页 附图 5 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书1页 说明书4页 附图5页 (10)申请公布号 CN 103579352 A CN 103579352 A 1/1 页 2 1.一种用于SOI高压PMOS器件的仿真电路， 包括PMOS管， 其特征在于， 所述PMOS管的 漏极与可变电压源 Vnh 连接、 衬底与固定电压源 VH

4、V连接、 栅极与源极接地。 2. 一种用于 SOI 高压 PMOS 器件的仿真测试方法， 其特征在于， 包括以下步骤 ： 第一步 ： 构建仿真电路， 所述仿真电路包括 PMOS 管， 所述 PMOS 管的漏极与可变电压源 Vnh 连接、 衬底与固定电压源 VHV连接、 栅极与源极接地， 其中 VHV为器件应用电路中的高压 电源电压 ； 第二步 ： 通过固定电压源VHV给衬底施加固定电压， 通过可变电压源Vnh给PMOS管提供 持续变化的电压 ； 第三步 ： PMOS 管漏极扫描负电压， 记录器件击穿时漏极的电压， 该电压为器件的耐压 值。 权 利 要 求 书 CN 103579352 A 2

5、1/4 页 3 一种用于 SOI 高压 PMOS 器件的仿真电路及仿真方法 技术领域 0001 本发明涉及半导体技术， 具体的说是涉及一种用于SOI高压PMOS器件的击穿特性 仿真电路及其仿真方法。 背景技术 0002 近年来， SOI 技术由于其高速、 低功耗、 高集成度及优良的隔离作用被广泛应用于 高压集成电路领域， 例如汽车电子、 家用电器、 工业控制、 医疗应用等。 常规的SOI高压PMOS 器件的应用电路如图 1 所示， 其中 Vin 为低压输入信号， Vout 为高压输出信号， VHV 为电 路高压电源。输入信号 Vin 经过控制电路调整， 输出两路低压信号， 一路经过低端驱动电

6、路用于驱动高压输出级的高压 NMOS， 一路经过高端驱动电路， 用于驱动高压输出级的高压 PMOS。对于电路中所用的 SOI 高压 PMOS 器件， 常规击穿特性仿真方法如图 2 所示， PMOS 管 P11 的漏极 D 和衬底 BG 接在一起接变化的反向高压 Vnh， 栅极 G 和源级 S 接在一起加 0V 电 压， 在这种仿真方法中， 源级 S 与衬底 BG 之间的电势差随着 Vnh 的变化而变化。而在实际 应用中， 源级 S 与漏极 D 之间的电势差是随漏极 D 所加电压变化的， 衬底电压其实并不等于 漏极电压， 所以当给电路加固定电压时， 源级 S 与衬底 BG 之间的电势差并不是随漏

7、极电压 变化而变化的， 而是固定的高压电源电压 VHV。因此常规仿真方法存在一定缺陷， 并没有完 全反映 SOI 高压 PMOS 在高压集成电路中的实际使用情况， 那么提出一种新型仿真测试 SOI 高压 PMOS 的方法就显得非常重要。 发明内容 0003 本发明所要解决的， 就是针对上述常规SOI高压PMOS击穿特性仿真及测试方法中 源级 S 与衬底 BG 之间电势差与实际应用中的电势差不符导致不能反应器件实际应用情况 的问题， 提出一种用于 SOI 高压 PMOS 器件的仿真电路及其仿真方法。 0004 本发明解决上述技术问题所采用的技术方案是 ： 一种用于SOI高压PMOS器件的仿 真电

8、路， 包括 PMOS 管， 其特征在于， 所述 PMOS 管的漏极与可变电压源 Vnh 连接、 衬底与固定 电压源 VHV连接、 栅极与源极接地。 0005 一种用于 SOI 高压 PMOS 器件的仿真测试方法， 其特征在于， 包括以下步骤 ： 0006 第一步 ： 构建仿真电路， 所述仿真电路包括 PMOS 管， 所述 PMOS 管的漏极与可变电 压源 Vnh 连接、 衬底与固定电压源 VHV 连接、 栅极与源极接地 ； 0007 第二步 ： 通过固定电压源 VHV 给衬底施加固定电压， 通过可变电压源 Vnh 给 PMOS 管提供持续变化的电压 ； 0008 第三步 ： PMOS 管漏极扫

9、描负电压， 记录器件击穿时漏极的电压， 该电压为器件的 耐压值。 0009 在上述方案中， 固定电压源VHV为SOI高压PMOS管应用电路中的高压电源电压， 根 据不同的高压应用电压可为调整为不同值。 0010 本发明的有益效果为， 高压 PMOS 管的源级与衬底之间的电势差始终为固定的应 说 明 书 CN 103579352 A 3 2/4 页 4 用高压电源电压 VHV， 该电势差大小等于衬底所加固定电压值， 本发明提供的 SOI 高压 PMOS 管击穿电压仿真电路及方法弥补了常规仿真电路及测试方法中 SOI 高压 PMOS 管的源级与 衬底之间的电势差随漏极所加电压 Vnh 变化而变化这

10、一缺陷， 与实际应用中 SOI 高压 PMOS 管的情况更加符合。 附图说明 0011 图 1 是常规的 SOI 高压 PMOS 的应用电路示意图 ； 0012 图 2 是常规的 SOI 高压 PMOS 击穿电压仿真电路示意图 ； 0013 图 3 是本发明所述的 SOI 高压 PMOS 击穿电压仿真电路示意图 ； 0014 图 4 是实施例的高压 SOI 线性变掺杂场 PMOS 的结构示意图 ； 0015 图 5 是常规仿真方法下实施例高压 SOI 线性变掺杂场 PMOS 击穿时的等势线分布 图 ； 0016 图 6 是本发明提出的仿真方法下实施例高压 SOI 线性变掺杂场 PMOS 击穿时

11、的等 势线分布图 ； 0017 图 7 是两种不同仿真方法下实施例高压 SOI 线性变掺杂场 PMOS 的横向电场分布 图 ； 0018 图8是两种不同仿真方法下实施例的击穿电压随P型漂移区单位面积注入剂量变 化曲线图 ； 0019 图9是不同P型漂移区单位面积注入剂量下实施例的击穿电压随衬底电压变化曲 线图 ； 0020 图 10 是给实施例加不同衬底电压时表面横向电场分布图。 具体实施方式 0021 下面结合附图和实施例， 详细描述本发明的技术方案 ： 0022 如图 3 所示。本发明的一种用于 SOI 高压 PMOS 器件的仿真电路， PMOS 管的漏极 与可变电压源 Vnh 连接、 衬

12、底与固定电压源 VHV连接、 栅极与源极接地。 0023 本发明提出的仿真电路， 主要为在衬底设置了固定电压源 VHV， 使衬底和源极之间 电压不会随着可变电压 Vnh 变化而变化， 从而更接近于实际应用， 可得出更准确的仿真结 果。 0024 实施例 ： 0025 本例以用于 300V 的高压 SOI 线性变掺杂场 PMOS 为例， 对本发明的和传统的击穿 特性仿真方法进行比较。 0026 如图4所示， 为本例的高压SOI线性变掺杂场PMOS的结构， 其中SOI结构的埋氧层 6 厚度为 3m， 埋氧层 6 上的硅层厚度为 1.5m， n 型漂移区 1 与 p 型漂移区 2 均采用了降 低表面

13、电场 （Reduced SURface field,RESURF） 技术和横向变掺杂 （Variation of Lateral Doping,VLD） 技术， 还包括 n 型 sink 层 3、 n 型阱区 4、 p 型缓冲区 5、 埋氧层 6、 p 型衬底 7、 漏极 p 型高掺杂区 81、 源级 p 型高掺杂区 82 和源级 n 型高掺杂区 9。n 型漂移区 1 从源到 漏单调递减掺杂， 相反的， p 型漂移区 2 从源到漏单调递增掺杂。这种掺杂方式可以优化横 向电场分布， 并使 SOI 线性变掺杂场 PMOS 得到一个较高的击穿电压。以下将对上述结构的 说 明 书 CN 1035793

14、52 A 4 3/4 页 5 PMOS 管分别通过常规击穿特性仿真方法与本发明所提出的击穿特性仿真方法进行仿真， 并 对仿真所得数据进行分析。 0027 如图 5 所示， 为常规仿真方法下实施例高压 SOI 线性变掺杂场 PMOS 优化结果的等 势线分布。从图中可以看出， 高压 SOI 线性变掺杂场 PMOS 的击穿电压为 520V， 且击穿发生 在 n 型漂移区 1 与 n 阱 4 结和埋氧层 6 表面的交点 （即图 5 中 A 点处） 。在采用常规仿真下， 源端顶层硅与埋氧层 6 之间的最大表面电场达到 5.3105V/cm， 优化的 n 型漂移区和 p 型 漂移区的单位面积注入剂量分别为

15、 61012cm-2和 1.51012cm-2。 0028 如图 6 所示， 为本发明提出的仿真方法下实施例高压 SOI 线性变掺杂场 PMOS 优化 结果的等势线分布。从图中可以看出， 采用本发明仿真方法， 高压 SOI 线性变掺杂场 PMOS 的击穿电压从 520V 提高到 594V， 击穿点转移到 n 型漂移区 1 与 p 型漂移区 2 结靠近漏区一 端与 p 型缓冲区 5 的交点 （即图 6 中 B 点处） 。在采用本发明仿真方法下， 顶层硅与埋氧层 6 之间的电场在源端减小到 3.1105V/cm， 漏端增大到 3.1105V/cm。同时， 优化的 n 型漂 移区和 p 型漂移区的单

16、位面积注入剂量分别为 61012cm-2和 3.51012cm-2。 0029 如图 7 所示， 为两种不同仿真方法下实施例的横向电场分布， 在常规击穿特性仿 真方法中， 源端的顶层硅与埋氧层 6 之间 （Y=-3.02m） 的表面电场最大可达 5.3105V/ cm， 而在新型击穿电压仿真方法中， 源端的顶层硅与埋氧层 6 之间 （Y=-3.02m） 的表面电 场最大值减小为3.1105V/cm， 漏端该表面电压增大到3.1105V/cm。 源端体电场减小， 漏 端体电场增大， 这就是所谓的降低体电场效应。高压 SOI 线性变掺杂场 PMOS 纵向耐压的增 大是由于新型仿真中衬底加压引起的漂

17、区电场分布改变。 0030 如图 8 所示， 为两种不同仿真方法下击穿电压随 p 型漂移区注入剂量变化曲线， 其中 n 型漂移区单位面积注入剂量取 61012cm-2。在常规击穿电压仿真方法中， 由于衬底 电压 VBG和漏极电压 VD相同， 所以纵向耐压仅由源级 S 与衬底 BG 之间的耗尽区承受。高压 SOI 线性变掺杂场 PMOS 的击穿电压随着 p 型漂移区单位面积注入剂量的增大而降低， 最优 p型漂移区单位面积注入剂量约为1.51012cm-2。 在本发明所提出的仿真方法中， 耐压将受 到衬偏电场调制效应引起的电场分布改变的影响， 纵向耐压不仅是由源级 S 下的耗尽区承 受， 同时也由

18、漏极 D 与衬底 BG 之间的耗尽区承受， 因此当 p 型漂移区单位面积注入剂量大 于 21012cm-2时， 本仿真中的击穿电压大于常规仿真中的击穿电压。考虑到当 p 型漂移区 单位面积注入剂量超过 41012cm-2时， 纵向耐压将急剧减小， 在本发明提出的仿真中， 最优 p型漂移区单位面积注入剂量约为3.51012cm-2， 但仍远大于常规仿真中的最优P型漂移区 单位面积注入剂量， 比导通电阻 Ron,sp 大大降低。 0031 如图 9 所示， 为不同 P 型漂移区单位面积注入剂量下实施例的击穿电压随衬底电 压变化曲线， 其中 n 型漂移区单位面积注入剂量取 61012cm-2。当给电

19、路加不同的电压时， VBG取不同的值， 击穿电压 BV 相应的取不同的值， 当 VBG从 600V 增大到 100V 时， 击穿电压 先增大后减小。 两种仿真方法中， 高压SOI线性变掺杂场PMOS工作在加固定300V电压的电 平转换电路中的最优p型漂移区单位面积注入剂量也不同， 常规仿真中约为1.51012cm-2， 本发明仿真中约为 3.51012cm-2， 击穿电压也从 471V 增大到 594V。因此， 在本发明提出的 仿真方法中， 器件工作在 300V 固定电压时可以得到更高的击穿电压和更低的比导通电阻。 0032 如图 10 所示， 为给实施例加不同衬底电压时表面横向电场分布， 其

20、中 Y=4.34m， p 型漂移区 2 单位面积注入剂量为 3.51012cm-2。当 VBG从 100V 减小到 400V 时， 源端 说 明 书 CN 103579352 A 5 4/4 页 6 n 漂移区将逐渐耗尽， 电场将达到新的峰值， 源端表面电场也将增强。当 VBG取 500V 和 400V 时， 因为源级 S 与衬底 BG 之间的高电势差， 将开始发生雪崩击穿。衬底 BG 加合适偏 压， 高压 SOI 变掺杂场 PMOS 的体电场分布将被调制， 漂移区的电场线分布也将更均匀。 0033 比较常规仿真方法和本发明仿真方法下高压 SOI 线性变掺杂场 PMOS 的优化结 果可以看出。

21、首先， 器件的耐压从 520V 增加到 594V， 顶层硅与埋氧层之间的电场在源端 从 5.3105V/cm 减小到 3.1105V/cm， 漏端增大到 3.1105V/cm， 源端体电场减小， 漏 端体电场增大， 这就是所谓的降低体电场效应， 使得界面处的电场分布更加均匀。再者， 优化的 n 型漂移区浓度都为 61012cm-2情况下， p 型漂移区浓度从 1.51012cm-2增加到 3.51012cm-2， 大大降低了器件的比导通电阻 Ron,sp。最后， 由于本发明提出的仿真方法源 极与衬底的电势差始终保持着固定的高压电源电压值， 更加符合实际应用情况。 0034 综上所述， 本发明提

22、出了一种应用在固定电压下SOI高压PMOS击穿特性的仿真电 路及仿真测试方法。通过两种仿真方法对高压 SOI 线性变掺杂场 PMOS 仿真， 得到了不同的 最优器件参数。当器件工作在 300V 固定电压下时， 本发明提出的击穿特性仿真方法得到了 更高的击穿电压BV和更低的比导通电阻Ron,sp。 与常规击穿特性仿真方法相比， 本发明提 出的击穿特性仿真方法可以更真实地反映 SOI 高压 PMOS 的特性。 说 明 书 CN 103579352 A 6 1/5 页 7 图 1 图 2 说 明 书 附 图 CN 103579352 A 7 2/5 页 8 图 3 图 4 说 明 书 附 图 CN 103579352 A 8 3/5 页 9 图 5 图 6 说 明 书 附 图 CN 103579352 A 9 4/5 页 10 图 7 图 8 说 明 书 附 图 CN 103579352 A 10 5/5 页 11 图 9 图 10 说 明 书 附 图 CN 103579352 A 11