LDMOS功率晶体管阵列结构及其版图实现方法.pdf

1、(10)申请公布号 CN 103633082 A (43)申请公布日 2014.03.12 CN 103633082 A (21)申请号 201210287279.7 (22)申请日 2012.08.13 H01L 27/02(2006.01) G06F 17/50(2006.01) (71)申请人 上海华虹宏力半导体制造有限公司 地址 201203 上海市浦东新区张江高科技园 区祖冲之路 1399 号 (72)发明人 仲志华 (74)专利代理机构 上海浦一知识产权代理有限 公司 31211 代理人 丁纪铁 (54) 发明名称 LDMOS 功率晶体管阵列结构及其版图实现方 法 (57) 摘要

2、本发明公开了一种 LDMOS 功率晶体管阵列结 构， 包括 ： 多个结构相同并联的 LDMOS 晶体管， 相 邻的 LDMOS 晶体管共用源极或漏极连接， 其中 ： 所 有 LDMOS 晶体管的源极和衬底引出端通过金属线 并联在一起， 漏极通过金属线并联在一起， 每个 LDMOS 晶体管的衬底引出端采用 X 状交叉方式排 布， 在功率晶体管阵列最外围具有一个单独的漏 极形成漏极保护环通过金属线引出， 在所述漏极 保护环外侧还具有一隔离环， 与其它的器件起到 隔离的作用。本发明还公开了一种 LDMOS 功率晶 体管阵列结构的版图实现方法。本发明的 LDMOS 功率晶体管阵列结构在不改变工艺的前提

3、下能提 高功率晶体管阵列的可靠性 （比如提高功率晶体 管阵列的 HCI 寿命， 扩大功率晶体管阵列的安全 工作范围等） 。 (51)Int.Cl. 权利要求书 1 页 说明书 4 页 附图 2 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书1页 说明书4页 附图2页 (10)申请公布号 CN 103633082 A CN 103633082 A 1/1 页 2 1. 一种 LDMOS 功率晶体管阵列结构， 包括 ： 多个结构相同并联的 LDMOS 晶体管， 相邻的 LDMOS 晶体管共用源极或漏极连接， 其特征是 ： 所有 LDMOS 晶体管的源极和衬底引出端通过

4、金属线并联在一起， 漏极通过金属线并联在一起， 每个LDMOS晶体管的衬底引出端采用X状 交叉排布方式。 2. 如权利要求 1 所述的 LDMOS 功率晶体管阵列结构， 其特征是 ： 在 LDMOS 晶体管阵列 最外围具有一个单独的漏极形成漏极保护环通过金属线引出。 3. 如权利要求 1 所述的 LDMOS 功率晶体管阵列结构， 其特征是 ： 在所述漏极保护环外 侧还具有一隔离环， 与其它的器件起到隔离的作用。 4. 一种 LDMOS 功率晶体管阵列结构的版图实现方法， 包括 ： 步骤一、 采用相邻两个 LDMOS 晶体管共用一个源极或一个漏极的方式制造多个结构相 同 LDMOS 晶体管组成的

5、 LDMOS 功率晶体管阵列 ； 步骤二、 将每个 LDMOS 晶体管的衬底引出端采用 X 状交叉方式排布 ； 步骤三、 将所有 LDMOS 晶体管的源极和衬底引出端通过金属铝线并联在一起， 漏极通 过金属铝线并联在一起 ； 步骤四、 在形成的 LDMOS 功率晶体管阵列最外围采用与步骤一中制造 LDMOS 晶体管漏 极相同的制造工艺和制造材料制造一个单独的漏极形成漏极保护环通过金属线引出， 在漏 极保护环的外侧形成隔离环， 所述隔离环与其他器件起到隔离作用 ； 隔离环由 LDMOS 功率 晶体管阵列最外侧的 LDMOS 晶体管的 P 型埋层、 P 型阱区和 P 型重掺杂区连接形成。 权 利

6、要 求 书 CN 103633082 A 2 1/4 页 3 LDMOS 功率晶体管阵列结构及其版图实现方法 技术领域 0001 本发明涉及半导体制造领域， 特别是涉及一种 LDMOS 功率晶体管阵列结构。本发 明还涉及一种 LDMOS 功率晶体管阵列结构的版图实现方法。 背景技术 0002 在 BCD 工艺中能耐高压， 大电流的 LDMOS（横向扩散金属氧化物半导体） 通常被用 作开关管应用作为最终的输出驱动。 为了能提供足够大的驱动电流， 通常会使用多个LDMOS 并联的方式组成的功率晶体管阵列， 导通电阻是这个功率晶体管阵列最主要的性能指标， HCI（即热载流子效应） 的寿命和安全工作区

7、 （SOA） 是功率晶体管阵列最重要的可靠性指标。 例如功率晶体管阵列会工作在高压 （如 24V） , 大电流密度 （如 2A/mm2） 的条件下， 这会导 致该功率晶体管阵列的可靠性变差， 如HCI会比单个LDMOS晶体管严重的多， 使得功率晶体 管阵列的导通电阻在较短的时间内有超过 10% 的偏差， 进而大大影响功率晶体管阵列的性 能。 另外， LDMOS单管通常在整个工作范围内都能正常工作， 即LDMOS单管的SOA工作范围较 大， 但当 LDMOS 单管通过并联的方式形成功率晶体管阵列时由于整个阵列的衬底 (Pbody) 电流 （衬底电流是沟道区下方 P 阱产生的电流） 会增加很多，

8、导致寄生的 NPN 管 （NPN 管由漏 极的 N 型， P 阱以及源极的 N 型组成） 会很快的开启， 进而导致整个功率晶体管阵列在较低 工作电压下就会失效， 导致功率晶体管阵列的安全工作区大大减小。 0003 传统的 LDMOS 功率晶体管阵列采用 Checkerboard 方式 （如图 1 所示） ， 每个 LDMOS 晶体管的漏极 (S) 与源极 （D） 背靠背的连接成功率晶体管阵列， 以达到预定的大电流输出 能力。通常单个 LDMOS 晶体管都能通过可靠性测试， 满足工业界的需求。但将 LDMOS 晶体 管拼接成 LDMOS 功率晶体管， 其可靠性会大幅下降， 主要体现在两个方面 ：

9、 1） 大的 LDMOS 功 率晶体管阵列的衬底电流 (Ipbody) 比单个 LDMOS 晶体管大许多， 在同样的工作条件下， 更 容易引起寄生的 NPN 管的开启， 导致 LDMOS 功率晶体管阵列的安全工作区要大幅小于单个 LDMOS 晶体管的安全工作区 ； 2） 大的 LDMOS 功率晶体管阵列中漏端电流拥挤效应导致其热 载流子效应较单个 LDMOS 晶体管更为严重， 进而引起的导通电阻上升显得尤为严重。 0004 通过传统的 LDMOS 功率晶体管阵列示意图 （如图 1 所示） ， 可以发现， LDMOS 功率晶 体管阵列中的每一个 LDMOS 晶体管是并联的， 但由于其周边环境的不

10、同， 在工作时， 每个器 件的状态是不同的。以源极为例， LDMOS 功率晶体管阵列中心的源极 (S1) 在工作时可以向 四个方向导通电流。处于 LDMOS 功率晶体管阵列四侧的源极 (S2) 在工作时可以向三个方 向导通电流。而处于 LDMOS 功率晶体管阵列四个角上的源极 (S3) 在工作时仅可以向二个 方向导通电流。 这样的区别导致整个LDMOS功率晶体管阵列在工作时， 在不同位置的LDMOS 晶体管的源极流经的电流是不同的， 即处于 LDMOS 功率晶体管阵列中心位置的 LDMOS 晶体 管的源极流经的电流会是周边 LDMOS 晶体管的源极流经电流的 1.32 倍之间。这样在相同 工作

11、电压， 工作时间的条件下， 处于LDMOS功率晶体管阵列中心位置的LDMOS晶体管会承受 多的电流， 器件的老化会更快。电流分布的不均匀性导致整个 LDMOS 功率晶体管阵列导通 电阻的裂化比单个 LDMOS 晶体管更恶裂。使得 LDMOS 功率晶体管阵列的可靠性变差。 说 明 书 CN 103633082 A 3 2/4 页 4 0005 另外， 传统的 LDMOS 功率晶体管阵列衬底 (Pbody) 处产生的衬底电流至少要经过 lp 的长度才能被衬底的引出端 (P 型重掺杂区 ) 吸收， 同上所述， 一个衬底 (Pbody) 将接收 来自四个方向的衬底电流， 与单个 LDMOS 晶体管相比

12、， 其接收到的衬底电流会大四倍， 进而 导致 LDMOS 功率晶体管阵列的寄生 NPN 管在相同的条件下更容易开启。而且大的 LDMOS 功 率晶体管阵列由于工作时流经大电流和大电压， 其自发热现象会导致 LDMOS 功率晶体管阵 列的环境温度升高， 在高温下寄生 NPN 管更容易开启。也就是说 LDMOS 功率晶体管阵列的 安全工作区会远小于单管 LDMOS 晶体管。 发明内容 0006 本发明要解决的技术问题是在不改变工艺的前提下提供一种能提高功率晶体管 阵列的可靠性 （比如提高功率晶体管阵列的 HCI 寿命， 扩大功率晶体管阵列的安全工作范 围） 的 LDMOS 功率晶体管阵列结构。本发

13、明还提供了一种 LDMOS 功率晶体管阵列结构的版 图实现方法。 0007 为解决上述技术问题， 本发明的 LDMOS 功率晶体管阵列结构， 包括 ： 多个结构相同 并联的 LDMOS 晶体管， 相邻的 LDMOS 晶体管共用源极或漏极连接， 其中 ： 所有 LDMOS 晶体管 的源极和衬底引出端 （即 P 型重掺杂区） 通过金属线并联在一起， 漏极通过金属线并联在一 起， 每个 LDMOS 功率晶体管的衬底引出端采用 X 状交叉方式排布， 在 LDMOS 功率晶体管阵列 最外围具有一个单独的漏极形成漏极保护环通过金属线引出， 在所述漏极保护环外侧还具 有一隔离环， 与其它的器件起到隔离的作用

14、。 0008 一种 LDMOS 功率晶体管阵列结构的版图实现方法， 包括 ： 0009 步骤一、 采用相邻两个 LDMOS 晶体管共用一个源极或一个漏极的方式制造多个结 构相同 LDMOS 晶体管组成的功率晶体管阵列 ； 0010 步骤二、 将每个 LDMOS 晶体管的衬底引出端 （P 型重掺杂区） 采用 X 状交叉方式排 布 ； 0011 步骤三、 将所有 LDMOS 晶体管的源极和衬底引出端通过金属铝线并联在一起， 漏 极通过金属铝线并联在一起 ； 0012 步骤四、 在形成的 LDMOS 功率晶体管阵列最外围采用与步骤一中制造 LDMOS 晶体 管漏极相同的制造工艺和制造材料制造一个单独

15、的漏极形成漏极保护环通过金属线引出， 在漏极保护环的外侧形成隔离环， 所述隔离环与其他器件起到隔离作用 ； 隔离环由 LDMOS 功率晶体管阵列最外侧的 LDMOS 晶体管的 P 型埋层、 P 型阱区和 P 型重掺杂区连接形成。本 发明通过对 LDMOS 功率晶体管阵列布局的调整。在 Checkerboard（棋盘格） 方式的基础上 将衬底引出端采用 X 状交叉方式来排布， 能减小衬底电流到衬底引出端的电流路径， 减小 寄生 NPN 管的 Rb（如图 2 所示的 lp， 其长度远小于图 1 所示的传统 LDMOS 功率晶体管阵列 的lp） ， 从而提高LDMOS功率晶体管阵列的安全工作区。 同

16、时这种版图设计的方式将每个单 元的源极分割成四个小块 （如图 2 中的一源极被 X 状的衬底引出端分成四部分） ， 从而间接 使得每个单元漏极的有效面积增大， 能减小在漏极的电流密度， 减轻 LDMOS 功率晶体管阵 列的热载流子效应， 增强 LDMOS 功率晶体管阵列的可靠性。 0013 另外， 在原有的 LDMOS 功率晶体管阵列的最外围加上一圈漏极保护环 (drain ring)， LDMOS 功率晶体管阵列内的所有漏极通过金属铝线并联在一起， LDMOS 功率晶体管 说 明 书 CN 103633082 A 4 3/4 页 5 阵列内的所有源极通过金属铝线并联在一起， LDMOS 功率

17、晶体管阵列内的所有栅极通过金 属铝线并联在一起。而 LDMOS 功率晶体管阵列的最外围加上一圈漏极保护环通过另一根金 属铝线连接出去， 与 LDMOS 功率晶体管阵列内的漏极连接到不同的电位。与传统的 LDMOS 功率晶体管阵列相比， 新的 LDMOS 功率晶体管阵列有着明显的优势。这种新的 LDMOS 功率 晶体管阵列的设计能有效的改变LDMOS功率晶体管阵列内的每一个LDMOS晶体管源漏极之 间的电流分布， 提高整个 LDMOS 功率晶体管阵列的可靠性。其原理如下 ： 在新的 LDMOS 功率 晶体管阵列中， 无论是处于LDMOS功率晶体管阵列中心的源极(S1)， 还是处于LDMOS功率晶

18、 体管阵列四侧的源极 (S2) 和处于 LDMOS 功率晶体管阵列四个角上的源极 (S3)， 在工作时， 都能有四个完全相同的电流通道。这样在 LDMOS 功率晶体管阵列中的每一个 LDMOS 晶体管 处于完全相同的工作状态， 流经每一个 LDMOS 晶体管的电流理论上都是相同的。使得整个 LDMOS 功率晶体管阵列中的电流能均匀的在每个 LDMOS 晶体管中流动， 缓解了局部电流密 度过大， 部分 LDMOS 晶体管优先损坏的问题。整个 LDMOS 功率晶体管阵列在工作时可以等 同于单个LDMOS晶体管， 只是其导通电流线形的增加了， 其可靠性不会随着并联的LDMOS晶 体管数量的增加而变差

19、。 附图说明 0014 下面结合附图与具体实施方式对本发明作进一步详细的说明 ： 0015 图 1 是一种现有的 LDMOS 功率晶体管阵列结构示意图。 0016 图 2 是本发明一实施例的 LDMOS 功率晶体管阵列结构示意图。 0017 图3是构成图2中LDMOS功率晶体管阵列结构的单体LDMOS晶体管的结构示意图。 0018 附图标记说明 0019 S1、 S2、 S3 是源极 0020 lp 是衬底引出端距多晶硅栅的距离 0021 1 是 N 型外延层 0022 2 是 P 型埋层 0023 3 是 P 型阱区 0024 4 是 N 型埋层 0025 5 是 N 型阱区 0026 6

20、是场氧 0027 7、 8 是 P 型重掺杂区 0028 9、 10 是 N 型重掺杂区 0029 11 是栅氧 0030 12 是多晶硅栅 0031 13 是介质层 0032 14 是漏极保护环 0033 15 是隔离环。 具体实施方式 0034 如图 2 所示， 本发明的 LDMOS 功率晶体管阵列结构一实施例， 包括 ： 多个并联的 说 明 书 CN 103633082 A 5 4/4 页 6 LDMOS晶体管， 相邻的LDMOS晶体管共用源极或漏极连接， 其中， 所有LDMOS晶体管的源极和 衬底引出端通过金属线并联在一起， 漏极通过金属线并联在一起， 每个 LDMOS 晶体管的衬 底

21、引出端 （即图 3 中的 P 型重掺杂区 8） 采用 X 状交叉方式排布， 在功率晶体管阵列最外围 具有一个单独的漏极形成漏极保护环通过金属线引出， 在漏极保护环的外侧具有隔离环。 0035 如图 3 所示， 本实施例中每个 LDMOS 晶体管， 包括 ： 在 P 型衬底上生成的 N 型外延 层 1， 在 N 型外延层 1 上生成的 P 型埋层 2 和 N 型埋层 4， 其中非对称 LDMOS 器件做在 N 型 埋层 4 内， 在硅片内形成有隔离用的场氧 6， 在硅片内生成 P 型阱区 3 和 N 型阱区 5， 在硅片 内在 P 型阱区 3 和 N 型埋层 5（有源区） 上形成栅氧 11， 淀

22、积有多晶硅形成多晶硅栅 12， 在 硅片内生成 P 型重参杂区 7、 8 和 N 型重参杂区 9、 10 ； 其中， P 型重参杂区 7 与其下方的 P 型 阱区 3 和 P 型埋层 2 组成隔离环 ； P 型重参杂区 8 作为衬底引出端 （形成 X 状交叉排布图 3 中无法显示， 参见图 2 所示） ， N 型重参杂区 9 作为源极， N 型重参杂区 10 作为漏极， 在硅片 淀积氧化成形成有介质层 13， 形成通孔和金属层， 将非对称 LDMOS 器件的源极、 漏极、 衬底 和栅极 （即多晶硅栅 12） 引出。 0036 一种 LDMOS 功率晶体管阵列结构的版图实现方法， 包括 ： 00

23、37 步骤一、 采用相邻两个 LDMOS 晶体管共用一个源极或一个漏极的方式制造多个结 构相同 LDMOS 晶体管组成的功率晶体管阵列， 本实施例中采用如图 3 所示的 LDMOS 晶体管 结构组成所述功率晶体管阵列 ； 0038 步骤二、 将 LDMOS 晶体管的衬底引出端采用 X 状交叉方式排布 ； 0039 步骤三、 将所有 LDMOS 晶体管的源极和衬底引出端通过金属铝线并联在一起， 漏 极通过金属铝线并联在一起 ； 0040 步骤四、 在形成的 LDMOS 功率晶体管阵列最外围采用与步骤一中制造 LDMOS 晶体 管漏极相同的制造工艺和制造材料制造一个单独的漏极形成漏极保护环通过金属

24、线引出， 在漏极保护环的外侧形成隔离环， 所述隔离环与其他器件起到隔离作用 ； 如图 3 所示， 每个 单体 LDMOS 晶体管均具有 P 型埋层 2、 P 型阱区 3 和 P 型重掺杂区 7， 将 LDMOS 功率晶体管阵 列最外侧单体 LDMOS 晶体管的 P 型埋层 2、 P 型阱区 3 和 P 型重掺杂区 7 连接形成隔离环。 以上通过具体实施方式和实施例对本发明进行了详细的说明， 但这些并非构成对本发明的 限制。 在不脱离本发明原理的情况下， 本领域的技术人员还可做出许多变形和改进， 这些也 应视为本发明的保护范围。 说 明 书 CN 103633082 A 6 1/2 页 7 图 1 说 明 书 附 图 CN 103633082 A 7 2/2 页 8 图 2 图 3 说 明 书 附 图 CN 103633082 A 8