一种沟槽肖特基势垒二极管及其制造方法.pdf

1、(10)申请公布号 CN 102916055 A (43)申请公布日 2013.02.06 C N 1 0 2 9 1 6 0 5 5 A *CN102916055A* (21)申请号 201210382236.7 (22)申请日 2012.10.11 H01L 29/872(2006.01) H01L 21/329(2006.01) (71)申请人杭州立昂微电子股份有限公司 地址 310018 浙江省杭州市下沙经济技术开 发区20号大街199号 (72)发明人刘伟 (74)专利代理机构杭州杭诚专利事务所有限公 司 33109 代理人尉伟敏 (54) 发明名称 一种沟槽肖特基势垒二极管及其制造

2、方法 (57) 摘要 本发明公开了一种沟槽肖特基势垒二极管， 解决了现有沟槽肖特基势垒二极管性能与可靠性 低，反向漏电大，反向阻断能力差的问题，本发明 中外延层的掺杂浓度由顶面至底面递增，沟槽中 填充有第二导电类型非均匀掺杂且掺杂浓度由顶 面至底面递减的导电多晶硅，凸台两侧的顶角形 成第二导电类型重掺杂的凸台顶角保护区域，并 且在阳极金属层底面增加了与导电多晶硅的顶面 及凸台顶角保护区域的顶面均形成欧姆接触肖特 基势垒金属层，本发明的沟槽肖特基势垒二极管 反向漏电低，电压反向阻断能力佳，可靠性好。本 发明还公开了一种沟槽肖特基势垒二极管的制造 方法，该制造方法步骤少，制造成本低，能有效隔 绝因

3、隔离层局部损伤而被工艺过程损伤和杂质玷 污的区域。 (51)Int.Cl. 权利要求书2页 说明书6页 附图9页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 页 说明书 6 页 附图 9 页 1/2页 2 1. 一种沟槽肖特基势垒二极管，自上而下依次由阳极金属层（1）、第一导电类型轻掺 杂的外延层（3）、衬底（4）及阴极金属层（5）构成，所述外延层（3）上部横向间隔设置有若 干沟槽（6），相邻沟槽（6）之间的外延层（3）形成凸台（7），其特征在于，所述阳极金属层（1） 与外延层（4）之间设有肖特基势垒金属层（2），所述肖特基势垒金属层（2）与凸台（7）顶面 形成

4、肖特基势垒接触，所述沟槽（6）内填充有第二导电类型非均匀掺杂的导电多晶硅（8）， 所述导电多晶硅（8）与沟槽（6）之间设有隔离层（9），所述凸台（7）两侧的顶角设有第二导 电类型重掺杂的顶角保护区域（10），所述导电多晶硅（8）顶面及顶角保护区域（10）顶面均 与肖特基势垒金属层（2）形成欧姆接触。 2. 根据权利要求1所述的一种沟槽肖特基势垒二极管，其特征在于，所述肖特基势垒 金属层（2）厚度为101000埃米。 3. 根据权利要求1所述的一种沟槽肖特基势垒二极管，其特征在于，所述外延层（3） 的杂质掺杂浓度由顶面至底面递增，其中，顶面掺杂浓度为10 14 cm -3 10 16 cm -3

5、 ，底面掺杂浓 度为10 18 cm -3 10 21 cm -3 。 4. 根据权利要求1所述的一种沟槽肖特基势垒二极管，其特征在于，所述导电多晶硅 （8）顶面与凸台（7）顶面齐平。 5. 根据权利要求1或4所述的一种沟槽肖特基势垒二极管，其特征在于，所述导电多 晶硅（8）的杂质掺杂浓度由顶面至底面递减，其中，顶面掺杂浓度为10 18 cm -3 10 21 cm -3 ，底 面掺杂浓度为10 14 cm -3 10 16 cm -3 。 6. 根据权利要求1所述的一种沟槽肖特基势垒二极管，其特征在于，所述隔离层（9） 为二氧化硅层。 7. 根据权利要求1所述的一种沟槽肖特基势垒二极管，其特

6、征在于，所述顶角保护区 域（10）的顶面宽度为凸台（7）顶面宽度的110%。 8. 一种如权利要求1所述的沟槽肖特基势垒二极管的制造方法，其特征在于，包括以 下步骤： （一）在衬底（4）上生长外延层（3）； （二）在外延层（3）上生长介质层，在介质层上涂上光刻胶（16）后通过光刻在介质层上 定义出沟槽图形（14）； （三）通过干法刻蚀选择性除去未被光刻胶（16）保护的介质层，曝露出与沟槽图形（14） 对应的外延层（3）后除去光刻胶（16），将保留下来的介质层作为硬掩膜（11）； （四）以硬掩膜（11）为保护，采用干法刻蚀选择性刻蚀曝露的外延层（3），在外延层（3） 中形成沟槽（6），沟槽（6）

7、之间由硬掩膜（11）保护的外延层（3）形成凸台（7）； （五）在整个结构顶层生长隔离层（9）； （六）在整个结构顶层沉积多晶硅（15），使多晶硅（15）填充满沟槽（6）； （七）采用干法刻蚀选择性去除部分多晶硅（15），使多晶硅（15）顶面与凸台（7）顶面齐 平； （八）采用湿法腐蚀选择性去除沟槽（6）开口端两侧的部分硬掩膜（11），曝露出凸台（7） 的顶角； （九）采用离子注入的方法对曝露的凸台（7）顶角顶面及多晶硅（15）顶面进行掺杂以 形成第二导电类型重掺杂区域（12），热退火后形成导电多晶硅（8），同时形成顶角保护区 权 利 要 求 书CN 102916055 A 2/2页 3 域（1

8、0），或采用高温扩散法，先在曝露的凸台（7）顶角顶面及多晶硅（15）顶面沉积掺杂玻 璃层（13），热退火后再采用湿法腐蚀选择性去除掺杂玻璃层（13），即形成导电多晶硅（8）， 同时形成顶角保护区域（10）； （十）采用湿法腐蚀，选择性去除硬掩膜（11）后在整个结构顶层沉积肖特基势垒金属层 （2）； （十一）在肖特基势垒金属层（2）顶面沉积阳极金属层（1）； （十二）采用研磨衬底（4）底面的方法进行衬底减薄，然后在衬底（4）底面沉积阴极金 属层（5），得沟槽肖特基势垒二极管。 9. 根据权利要求8所述的制造方法，其特征在于，所述介质层为氮化硅层。 10. 根据权利要求8所述的制造方法，其特征在于

9、，步骤（十）中采用湿法腐蚀选择性去 除硬掩膜（11）时，隔离层（9）与硬掩膜（11）的腐蚀速率比为1：10100。 权 利 要 求 书CN 102916055 A 1/6页 4 一种沟槽肖特基势垒二极管及其制造方法 技术领域 0001 本发明涉及半导体技术领域，尤其是涉及一种沟槽肖特基势垒二极管及其制造方 法。 背景技术 0002 整流器件作为交流到直流的转换器件，要求单向导通特性，即正向导通时开启电 压低，导通电阻小，而反向偏置时阻断电压高，反向漏电小。肖特基势垒二极管作为整流器 件已经在电源应用领域使用了数十年，由于具有正向开启电压低和开关速度快的优点，这 使其非常适合应用于开关电源以及高

10、频场合。 0003 肖特基势垒二极管是利用金属与半导体接触形成的金属半导体结原理制作的。 传统的平面型肖特基势垒二极管器件通常由低掺杂浓度的N外延层与顶面沉积的金属 层形成肖特基势垒接触而构成。金属与N型单晶硅的功函数差形成势垒，该势垒的高低决 定了肖特基势垒二极管的特性，较低的势垒可以减小正向导通开启电压，但是会使反向漏 电增大，反向阻断电压降低；反之，较高的势垒会增大正向导通开启电压，同时使反向漏电 减小，反向阻断能力增强。然而，传统的平面型肖特基势垒二极管总体来说反向漏电大，反 向阻断电压低。针对上述问题，沟槽肖特基势垒二极管被发明出来，其具有低正向导通开启 电压的同时，克服了上述平面型

11、肖特基二极管的缺点。 0004 沟槽肖特基势垒二极管的显著特点是在N-外延层中存在若干延伸入N-外延层中 的沟槽，覆盖在沟槽表面的氧化层，以及填充其中的导电材料。美国专利 US 5365102 披露 了一种沟槽肖特基势垒二极管及制造方法，其中一实施例的器件结构如图1所示。从该图 中可以看出，制作器件的硅片由高掺杂的半导体衬底4和较低掺杂的外延层3构成，一系列 沟槽6制备于外延层3中，沟槽6之间为N型单晶硅凸台7，沟槽6侧壁生长有隔离层9，阳 极金属层1覆盖在整个结构的上表面，并与凸台7的顶面接触形成肖特基势垒接触；在半 导体衬底4底面沉积有阴极金属层5。由于沟槽6、隔离层9、以及沟槽6内的阳极

12、金属导 电材料组成的复合结构的存在，使器件反向偏置时电场分布发生变化，沟槽底部区域电场 强度出现峰值，凸台7内自由载流子完全耗尽，到达肖特基势垒的电场强度降低，从而增强 了器件的电压反向阻断能力，减小了反向漏电。其不足之处在于：一. 反向偏置时沟槽底 部电场由外延层中的耗尽层和氧化层共同承担，由于台阶覆盖能力限制，沟槽底部氧化层 生长往往出现厚度较薄，厚度不均匀的现象；导致器件性能下降，可靠性降低。同时，为了 实现台面内完全耗尽，氧化层厚度也受到一定限制；二. 台面顶角直接与金属层接触，存 在尖端放电效应，容易引起反向漏电变大，反向阻断能力下降；三. 在制造过程中，台面顶 部侧面的局部二氧化硅

13、层容易损伤，进而影响台面顶角处外延层的材料性质，例如晶格结 构损伤和杂质沾污，导致台面顶角附近区域肖特基势垒接触质量下降甚至无法形成肖特基 势垒，从而造成器件反向漏电变大，反向阻断能力下降，器件可靠性降低至器件完全失效； 四. 沟槽内填充的金属与上金属层相同，当沟槽宽度较窄时，由于金属层材料的缝隙填充 能力不好，有可能留下空洞，影响器件的可靠性。 说 明 书CN 102916055 A 2/6页 5 0005 为此，解决上述问题，并进一步优化沟槽肖特基势垒二极管性能，提高器件可靠 性，简化器件制造方法以降低成本具有重要意义。 发明内容 0006 本发明是为了解决现有技术的沟槽肖特基势垒二极管性

14、能与可靠性低，反向漏电 大，反向阻断能力差的问题，提供了一种反向漏电低，电压反向阻断能力佳，可靠性好的沟 槽肖特基势垒二极管。 0007 本发明还提供了一种沟槽肖特基势垒二极管的制造方法，该制造方法步骤少，制 造成本低，能有效抑制沟槽底部氧化层厚度薄或者不均匀导致的器件性能和可靠性退化， 同时有效隔绝因隔离层局部损伤而被工艺过程损伤和杂质沾污的区域，保证凸台顶角附近 区域肖特基势垒接触质量。 为了实现上述目的，本发明采用以下技术方案： 一种沟槽肖特基势垒二极管，自上而下依次由阳极金属层、第一导电类型轻掺杂的外 延层、衬底及阴极金属层构成，所述外延层上部横向间隔设置有若干沟槽，相邻沟槽之间的 外

15、延层形成凸台，所述阳极金属层与外延层之间设有肖特基势垒金属层，所述肖特基势垒 金属层与凸台顶面形成肖特基势垒接触，所述沟槽内填充有第二导电类型非均匀掺杂的导 电多晶硅，所述导电多晶硅与沟槽之间设有隔离层，所述凸台两侧的顶角设有第二导电类 型重掺杂的顶角保护区域，所述导电多晶硅顶面及顶角保护区域顶面均与肖特基势垒金属 层形成欧姆接触。本发明中的衬底均指单晶硅衬底，本发明中沟槽中填充有导电多晶硅，导 电多晶硅具有更强的缝隙填充能力，一方面觖决了沟槽填充留下空洞，影响器件可靠性的 问题，另一方面为器件的沟槽开口宽度与深度比例提供了更为灵活的设计空间；另外，本发 明在凸台的顶角设有第二导电类型重掺杂，

16、并与肖特基势垒金属层形成欧姆接触的顶角保 护区域，在器件反向偏置条件下，沿顶角保护区域与凸台交界处，顶角保护区域内部一侧形 成很薄的耗尽层，保证凸台顶角附近区域为电中性，避免了尖端放电效应，提高了器件电压 反向阻断能力，同时，顶角保护区域又很好地隔绝了在制造过程中因隔离层的局部损伤而 被工艺过程损伤和杂质沾污的凸台顶角附近区域，从而保证凸台顶角附近区域肖特基势垒 接触质量，从而进一步改善了器件性能并提高了器件可靠性；本发明还在阳极金属层与外 延层之间设有势垒较低的肖特基势垒金属层以降低器件正向开启压降，不仅可有降低阳极 金属层厚度，还能大大改善改善器件正向导通特性，而且一般来说，势垒较低金属所

17、含贵金 属比例低，因此肖特基势垒金属层成本低，可降低整个器件的成本。本发明的沟槽肖特基势 垒二极管反向漏电低，电压反向阻断能力佳，可靠性好，可有效降低成本。 0008 作为优选，所述肖特基势垒金属层厚度为101000埃米。 0009 作为优选，所述外延层的杂质掺杂浓度由顶面至底面递增，其中，顶面掺杂浓度 为10 14 cm -3 10 16 cm -3 ，底面掺杂浓度为10 18 cm -3 10 21 cm -3 。延层掺杂浓度由顶面至底面 递增，更有利于凸台内形成完全耗尽，同时耗尽区内电场强度分布更加均匀，以更进一步 提升器件的电压反向阻断能力，顶面掺杂浓度为10 14 cm -3 10

18、16 cm -3 ，底面掺杂浓度为10 18 cm -3 10 21 cm -3 ，器件的电压反向阻断能力佳。 0010 作为优选，所述导电多晶硅顶面与凸台顶面齐平。使得导电多晶硅与肖特基势垒 金属层的接触更好。 说 明 书CN 102916055 A 3/6页 6 0011 作为优选，所述导电多晶硅的杂质掺杂浓度由顶面至底面递减，其中，顶面掺杂浓 度为10 18 cm -3 10 21 cm -3 ，底面掺杂浓度为10 14 cm -3 10 16 cm -3 。本发明中导电多晶硅的顶 面与肖特基势垒金属层形成欧姆接触，导电多晶硅的掺杂浓度由顶面至底面递减，在器件 反向偏置条件下，沟槽底部区

19、域的强电场将由外延层中形成的耗尽层、隔离层及导电多晶 硅中形成的有显著宽度的耗尽层共同承担，大大减小了隔离层上的电场强度，使得对隔离 层绝对厚度和相对厚度的均匀性要求也大大降低；同时，也有利于凸台内形成完全耗尽，从 而使器件具有更低的反向漏电和更高的电压反向阻断能力，以及更好的器件可靠性。 0012 作为优选，所述隔离层为二氧化硅层。隔离层可以是二氧化硅层，可以是氮化硅 层，也可以是二氧化硅与氮化硅的复合层，优选二氧化硅层，二氧化硅层生长工艺成熟，且 兼容性好，有利于生产连续性。 0013 作为优选，所述顶角保护区域的顶面宽度为凸台顶面宽度的110%。顶角保护区域 的顶面宽度为凸台顶面宽度的1

20、10%，器件电压反向阻断能力的提高效果及区域保护效果 佳。 0014 一种沟槽肖特基势垒二极管的制造方法，包括以下步骤： （一）在衬底上生长外延层。 0015 （二）在外延层上生长介质层，在介质层上涂上光刻胶后通过光刻在介质层上定义 出沟槽图形。 0016 （三）通过干法刻蚀选择性除去未被光刻胶保护的介质层，曝露出与沟槽图形对应 的外延层后除去光刻胶，将保留下来的介质层作为硬掩膜。 0017 （四）以硬掩膜为保护，采用干法刻蚀选择性刻蚀曝露的外延层，在外延层中形成 沟槽，沟槽之间由硬掩膜保护的外延层形成凸台。 0018 （五）在整个结构顶层生长隔离层。 0019 （六）在整个结构顶层沉积多晶硅

21、，使多晶硅填充满沟槽。 0020 （七）采用干法刻蚀选择性去除部分多晶硅，使多晶硅顶面与凸台顶面齐平。 0021 （八）采用湿法腐蚀选择性去除沟槽开口端两侧的部分硬掩膜，曝露出凸台的顶 角。 0022 （九）采用离子注入的方法对曝露的凸台顶角顶面及多晶硅顶面进行掺杂以形成 第二导电类型重掺杂区域，热退火后形成导电多晶硅，同时形成顶角保护区域，或采用高温 扩散法，先在曝露的凸台顶角顶面及多晶硅顶面沉积掺杂玻璃层，热退火后再采用湿法腐 蚀选择性去除掺杂玻璃层，即形成导电多晶硅，同时形成顶角保护区域。顶角保护区域在除 去硬掩膜前进行，其主要有两个作用：一是后续步骤中除去硬掩膜采用的是湿法腐蚀，由于

22、湿法腐蚀时的各向同性，会不可避免的对隔离层的顶部造成损伤，而隔离层顶部损伤后，会 对凸台顶角附近区域造成损伤或玷污，从而影响凸台顶角附近区域与肖特基势垒金属层的 接触质量，在除去硬掩膜前进行掺杂形成顶角保护区域，可很好地隔绝了在制造过程中因 隔离层的局部损伤而被工艺过程损伤和杂质沾污的凸台顶角附近区域，从而保证凸台顶角 附近区域肖特基势垒接触质量，从而进一步改善了器件性能并提高了器件可靠性；二是在 器件反向偏置条件下，沿顶角保护区域与凸台交界处，顶角保护区域内部一侧形成很薄的 耗尽层，保证凸台顶角附近区域为电中性，能避免尖端放电效应，提高器件电压反向阻断能 力。 说 明 书CN 1029160

23、55 A 4/6页 7 0023 （十）采用湿法腐蚀，选择性去除硬掩膜后在整个结构顶层沉积肖特基势垒金属 层。 0024 （十一）在肖特基势垒金属层顶面沉积阳极金属层。 0025 （十二）采用研磨衬底底面的方法进行衬底减薄，然后在衬底底面沉积阴极金属 层，得沟槽肖特基势垒二极管。 0026 作为优选，所述介质层为氮化硅层。 0027 作为优选，步骤（十）中采用湿法腐蚀选择性去除硬掩膜时，隔离层与硬掩膜的腐 蚀速率比1：10100。湿法腐蚀选择性去除硬掩膜时，隔离层也会受到腐蚀，控制隔离层与 硬掩膜的腐蚀速率比为1：10100，既能保证硬掩膜的去除效率，又能保证隔离层具有较小 的腐蚀深度。 00

24、28 与现有技术相比，本发明具有如下有益效果： （1）沟槽中填充的导电多晶硅材料具有下部掺杂浓度低，可形成耗尽层，上部掺杂浓度 高，可与肖特基金属层形成欧姆接触的特点，在器件反向偏置条件下，沟槽底部区域的强电 场将由外延层中形成的耗尽层、隔离层及导电多晶硅中形成的有显著宽度的耗尽层共同承 担，减小了隔离层上的电场强度，对隔离层绝对厚度和相对厚度均匀性的要求大大降低；同 时，也有利于凸台内形成完全耗尽，从而使器件具有更低的反向漏电和更高的电压反向阻 断能力，以及更好的器件可靠性； （2）引入的顶角保护区域具有第二导电类型重掺杂，并且与肖特基势垒金属层形成欧 姆接触，在器件反向偏置条件下，沿顶角保

25、护区域与凸台交界处，保护区域内部一侧形成很 薄的耗尽层，保证凸台顶角附近区域为电中性，避免了尖端放电效应；同时，又能隔绝因隔 离层局部损伤而被工艺过程损伤和杂质沾污的凸台顶角附近区域，保证凸台顶角附近区域 肖特基势垒接触质量，从而进一步改善器件性能并提高器件可靠性； （3）沟槽内导电多晶硅掺杂以及顶角保护区域由同道工艺同时形成，制造步骤少，制造 成本低； （4）外延层掺杂浓度由顶面至底面递增，有利于凸台内形成完全耗尽，同时耗尽区内电 场强度分布更加均匀，可以更进一步提升器件的电压反向阻断能力； （5）增加势垒较低的肖特基势垒金属层以降低器件正向开启压降，从而改善器件正向 导通特性，肖特基势垒金

26、属层中所含贵金属比例较阳极金属层低，可有效降低器件成本； （6）沟槽中填充导电多晶硅材料，代替了常规上金属层材料，导电多晶硅具有更强的缝 隙填充能力，既觖决了沟槽填充留下空洞，影响器件可靠性的问题，又为器件的沟槽开口宽 度与深度比例提供了更为灵活的设计空间。 附图说明 0029 图1是美国专利US5365102实施例器件的剖面图。 0030 图2 是本发明沟槽肖特基势垒二极管实施例1的一种剖面图。 0031 图3图8是本发明沟槽肖特基势垒二极管的制造方法实施例1的步骤示意图。 0032 图9是本发明沟槽肖特基势垒二极管的制造方法实施例3中步骤（九）的示意图。 0033 图中：阳极金属层1，肖特

27、基势垒金属层2，外延层3，衬底4，阴极金属层5，沟槽6， 凸台7，导电多晶硅8，隔离层9，顶角保护区域10，硬掩膜11，第二导电类型重掺杂区域12， 说 明 书CN 102916055 A 5/6页 8 掺杂玻璃层13，沟槽图形14，多晶硅15，光刻胶16。 具体实施方式 0034 下面结合附图和具体实施方式对本发明做进一步的描述。 0035 下述实施例中的方法，如无特别说明，均为本领域常规方法。 0036 实施例1 如图2所示，一种沟槽肖特基势垒二极管，自上而下依次由相互之间形成欧姆接触的 形成阳极金属层1、第一导电类型轻掺杂的外延层3、衬底4及阴极金属层5构成，衬底4与 外延层3均为单晶硅

28、，外延层3上部横向间隔刻有若干沟槽6，相邻沟槽6之间的外延层3 形成凸台7，外延层3的杂质掺杂浓度由顶面至底面递增，其中，顶面掺杂浓度为10 16 cm -3 ， 底面掺杂浓度为10 21 cm -3 ，阳极金属层1与外延层4之间蒸镀有厚度为10埃米的肖特基势 垒金属层2，肖特基势垒金属层2与凸台7顶面形成肖特基势垒接触，沟槽6内填充有第二 导电类型非均匀掺杂的导电多晶硅8，导电多晶硅8的杂质掺杂浓度由顶面至底面递减，其 中，顶面掺杂浓度为10 21 cm -3 ，底面掺杂浓度为10 16 cm -3 ，导电多晶硅8顶面与凸台7顶面 齐平，且导电多晶硅8与沟槽6之间生长有隔离层9，隔离层为二氧

29、化硅，凸台7两侧的顶角 经掺杂形成第二导电类型重掺杂的顶角保护区域10，顶角保护区域10的顶面宽度为凸台7 顶面宽度的10%，导电多晶硅8顶面及顶角保护区域10顶面均与肖特基势垒金属层2形成 欧姆接触。 0037 本发明的沟槽肖特基势垒二极管制造方法，包括以下步骤： （一）在衬底4上生长第一导电类型轻掺杂的外延层3。 0038 （二）在外延层3上生长介质层，介质层为氮化硅层，在介质层上涂上光刻胶16后 通过光刻在介质层上定义出沟槽图形14（见图3）。 0039 （三）通过干法刻蚀选择性除去未被光刻胶16保护的介质层，曝露出与沟槽图形14 对应的外延层3后除去光刻胶16，将保留下来的介质层作为硬

30、掩膜11（见图4）。 0040 （四）以硬掩膜11为保护，采用干法刻蚀选择性刻蚀曝露的外延层3，在外延层3中 形成沟槽6，沟槽6之间由硬掩膜11保护的外延层3形成凸台7。 0041 （五）在整个结构顶层生长隔离层9。 0042 （六）在整个结构顶层沉积多晶硅15，使多晶硅15填充满沟槽6。 0043 （七）采用干法刻蚀选择性去除部分多晶硅15，使多晶硅15顶面与凸台7顶面齐 平。 0044 （八）采用湿法腐蚀选择性去除沟槽6开口端两侧的部分硬掩膜11，曝露出凸台7 的顶角（见图5）。 0045 （九）采用离子注入的方法对曝露的凸台7顶角顶面及多晶硅15顶面进行掺杂以 形成第二导电类型重掺杂区域

31、12，热退火后形成导电多晶硅8，同时形成顶角保护区域10 （见图6）。 0046 （十）采用湿法腐蚀，选择性去除硬掩膜11后在整个结构顶层沉积肖特基势垒金属 层（见图7），湿法腐蚀时控制隔离层9与硬掩膜11的腐蚀速率比为1：10。 0047 （十一）在肖特基势垒金属层2顶面沉积阳极金属层1。 0048 （十二）采用研磨衬底4底面的方法进行衬底减薄，然后在衬底4底面沉积阴极金 说 明 书CN 102916055 A 6/6页 9 属层5，得如图2所示的沟槽肖特基势垒二极管（见图8）。 0049 实施例2 本实施例沟槽肖特基势垒二极管结构与实施例1相同，不同之处在于，本实施例中肖 特基势垒金属层2

32、厚度为500埃米，外延层3的顶面掺杂浓度为10 15 cm -3 ，底面掺杂浓度为 10 20 cm -3 ，导电多晶硅8的顶面掺杂浓度为10 19 cm -3 ，底面掺杂浓度为10 15 cm -3 。 0050 本实施例沟槽肖特基势垒二极管制造方法中其余步骤均与实施例1相同，不同之 处在于，步骤（十）中湿法腐蚀时控制隔离层9与硬掩膜11的腐蚀速率比为1：50。 0051 实施例3 本实施例沟槽肖特基势垒二极管结构与实施例1相同。 0052 本实施例沟槽肖特基势垒二极管制造方法中其余步骤均与实施例1相同，不同之 处在于，步骤（九）中导电多晶硅8与顶角保护区域10形成的掺杂方法不同，本实施例的

33、步 骤（九）为：如图9所示，采用高温扩散法，先在曝露的凸台7顶角顶面及多晶硅15顶面沉积 掺杂玻璃层13，热退火后再采用湿法腐蚀选择性去除掺杂玻璃层13，即形成导电多晶硅8， 同时形成顶角保护区域10。 0053 实施例4 本实施例沟槽肖特基势垒二极管结构与实施例1相同，不同之处在于，本实施例中肖 特基势垒金属层2厚度为1000埃米，外延层3的顶面掺杂浓度为10 14 cm -3 ，底面掺杂浓度 为10 18 cm -3 ，导电多晶硅8的顶面掺杂浓度为10 18 cm -3 ，底面掺杂浓度为10 14 cm -3 。 0054 本实施例沟槽肖特基势垒二极管制造方法中其余步骤均与实施例1相同，不

34、同之 处在于，步骤（九）中导电多晶硅8与顶角保护区域10形成的掺杂方法不同，本实施例的步 骤（九）为：如图9所示，采用高温扩散法，先在曝露的凸台7顶角顶面及多晶硅15顶面沉积 掺杂玻璃层13，热退火后再采用湿法腐蚀选择性去除掺杂玻璃层13，即形成导电多晶硅8， 同时形成顶角保护区域10，同时，步骤（十）中湿法腐蚀时控制隔离层9与硬掩膜11的腐蚀 速率比为1：100。 0055 以上所述的实施例只是本发明的一种较佳的方案，并非对本发明作任何形式上的 限制，在不超出权利要求所记载的技术方案的前提下还有其它的变体及改型。 说 明 书CN 102916055 A 1/9页 10 图1 说 明 书 附

35、图CN 102916055 A 10 2/9页 11 图2 说 明 书 附 图CN 102916055 A 11 3/9页 12 图3 说 明 书 附 图CN 102916055 A 12 4/9页 13 图4 说 明 书 附 图CN 102916055 A 13 5/9页 14 图5 说 明 书 附 图CN 102916055 A 14 6/9页 15 图6 说 明 书 附 图CN 102916055 A 15 7/9页 16 图7 说 明 书 附 图CN 102916055 A 16 8/9页 17 图8 说 明 书 附 图CN 102916055 A 17 9/9页 18 图9 说 明 书 附 图CN 102916055 A 18