多层布线基板的制造方法及多层布线基板.pdf

1、(10)申请公布号 CN 102821559 A (43)申请公布日 2012.12.12 C N 1 0 2 8 2 1 5 5 9 A *CN102821559A* (21)申请号 201210189226.1 (22)申请日 2012.06.08 2011-129371 2011.06.09 JP 2011-129372 2011.06.09 JP 2012-092657 2012.04.16 JP H05K 3/46(2006.01) H05K 1/02(2006.01) (71)申请人日本特殊陶业株式会社 地址日本爱知县 (72)发明人前田真之介 齐木一 平野训 (74)专利代理机构

2、北京林达刘知识产权代理事 务所(普通合伙) 11277 代理人刘新宇 张会华 (54) 发明名称 多层布线基板的制造方法及多层布线基板 (57) 摘要 本发明提供一种多层布线基板的制造方法及 多层布线基板。该多层布线基板具有基板主面和 基板背面，且具有层叠多个树脂绝缘层和多个导 体层而成的构造，上述基板主面之上配设有能够 连接芯片零件的多个芯片零件连接端子。该方法 的特征在于，包括镀层形成工序，在上述镀层形成 工序中，在于上述基板主面侧暴露出的、最外层的 树脂绝缘层的表面之上，形成成为上述多个芯片 零件连接端子的产品镀层，并且在上述产品镀层 的周围形成虚拟镀层。根据该方法，能够抑制芯片 零件连

3、接端子的厚度偏差，从而能够提高与芯片 零件之间的连接可靠性。 (30)优先权数据 (51)Int.Cl. 权利要求书2页 说明书19页 附图21页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 页 说明书 19 页 附图 21 页 1/2页 2 1.一种多层布线基板的制造方法，其特征在于，该多层布线基板（10、100）具有基板主 面（31、141）和基板背面（32，142），且具有层叠多个树脂绝缘层（2027、133138）和多 个导体层（28、122）而成的构造，在上述基板主面（31、141）之上配设有能够连接芯片零件 的多个芯片零件连接端子（41、42）， 该

4、多层布线基板的制造方法包括镀层形成工序， 在上述镀层形成工序中，在于上述基板主面（31、141）侧暴露出的、最外层的树脂绝缘 层（27、137）的表面之上，形成成为上述多个芯片零件连接端子（41、42）的产品镀层（61）， 并且在上述产品镀层（61）的周围形成虚拟镀层（62）。 2.根据权利要求1所述的多层布线基板的制造方法，其特征在于， 上述多层布线基板的制造方法还包括： 抗蚀剂形成工序，在上述基板主面（31、141）侧，以覆盖上述产品镀层（61）的方式形成 抗蚀涂层（65）；以及 镀层去除工序，利用蚀刻来去除在上述基板主面（31、141）侧暴露出的上述虚拟镀层 （62）。 3.根据权利要求

5、1或2所述的多层布线基板的制造方法，其特征在于， 在上述镀层形成工序中，以镀层（61、62）相对于上述基板主面（31、141）的表面面积的 面积比例成为6095的方式形成上述虚拟镀层（62）。 4.根据权利要求2所述的多层布线基板的制造方法，其特征在于， 上述多层布线基板的制造方法包括： 层叠工序，在支承基材（52）之上隔着金属箔（55）层叠上述多个树脂绝缘层（2027） 和上述多个导体层（28）；以及 基材分离工序，分离上述金属箔（55）和上述支承基材（52）而使上述金属箔（55）在上 述基板背面（32）侧暴露出； 在上述基材分离工序之后进行上述镀层去除工序，利用蚀刻来去除上述基板主面（31

6、） 侧的虚拟镀层（62），同时利用蚀刻来去除上述基板背面（32）侧的上述金属箔（55）。 5.根据权利要求1或2所述的多层布线基板的制造方法，其特征在于， 在上述镀层形成工序中，在上述虚拟镀层（62）在由上述虚拟镀层（62）的外缘划定的 虚拟镀层形成区域中所占据的面积比例设为30100的情况下，以上述产品镀层（61） 和上述虚拟镀层（62）之间的距离为0.1mm10mm的方式形成上述虚拟镀层（62）。 6.根据权利要求5所述的多层布线基板的制造方法，其特征在于， 上述多个芯片零件连接端子（41）是能够与作为上述芯片零件的I C芯片相连接的多 个IC芯片连接端子（41），将上述多个IC芯片连接端

7、子（41）配置为阵列状而成的矩形状的 芯片安装区域（43）的纵尺寸为X且横尺寸为Y，X和Y的单位为cm，上述多个IC芯片连接 端子（41）中的上述产品镀层（61）的厚度的设计值为Z，Z的单位为m，此时，该产品镀层 （61）的厚度的实测值的标准偏差由下式表示： 权 利 要 求 书CN 102821559 A 2/2页 3 标准偏差的单位为m。 7.一种多层布线基板，其特征在于，该多层布线基板具有基板主面（31、141）和基板背 面（32、142），且具有层叠多个树脂绝缘层（2027，133138）和多个导体层（28、122）而 成的构造，在上述基板主面（31、141）之上配设有能够连接芯片零件的

8、多个芯片零件连接端 子（41、42）， 在上述基板主面（31，141）侧暴露出的最外层的树脂绝缘层（27、137）包括利用树脂表 面颜色的浓淡差异形成的识别标记（7173）。 8.根据权利要求7所述的多层布线基板，其特征在于， 上述多层布线基板还包括定位用标记（76），通过使导体部（75）在上述基板主面（31） 侧的外缘部处暴露出而形成该定位用标记（76），利用上述最外层的树脂绝缘层（27）的树 脂表面和上述导体部（75）表面之间的光反射率差异而识别该定位用标记（76）。 9.根据权利要求7或8所述的多层布线基板，其特征在于， 在于上述基板主面（31、141）侧暴露出的最外层的树脂绝缘层（27

9、、137）中还包括图样 （74），该图样（74）利用树脂表面颜色的浓淡差异形成，并按规则排列有预定模式的图案。 10.一种多层布线基板的制造方法，其特征在于，该多层布线基板的制造方法用于制造 权利要求7所述的多层布线基板，并包括： 镀层形成工序，在于上述基板主面（31、141）侧暴露出的最外层的树脂绝缘层（27、 137）的表面上，形成成为上述多个芯片零件连接端子的产品镀层（61），并且形成具有与上 述识别标记（7173）对应形状的虚拟镀层（62）； 识别标记形成工序，通过对上述最外层的树脂绝缘层（27、137）进行热处理，使该最外 层的树脂绝缘层（27、137）的表面变色；以及 虚拟镀层去除

10、工序，在上述基板主面（31、141）侧以覆盖上述产品镀层（61）的方式形 成抗蚀涂层（69），之后利用蚀刻来去除上述虚拟镀层（62）。 权 利 要 求 书CN 102821559 A 1/19页 4 多层布线基板的制造方法及多层布线基板 技术领域 0001 本发明涉及在基板主面上配设有能够与芯片零件连接的多个芯片零件连接端子 而成的多层布线基板及其制造方法。 背景技术 0002 关于用作计算机的微处理器等的半导体集成电路芯片（IC芯片），近年来越来越高 速化，高功能化，与此相伴随地有端子数增加、端子间间距变小的倾向。一般来说，在IC芯 片的底面，多个端子密集地配置成阵列状，这样的端子组以倒装芯

11、片的方式连接于母板侧 的端子组。但是，由于IC芯片侧的端子组与母板侧的端子组在端子间间距上具有较大差 异，因此难以将IC芯片直接连接于母板之上。因此，通常采用制作将IC芯片安装于IC芯片 安装用布线基板之上而成的半导体封装件、并将该半导体封装件安装在母板之上的手法。 0003 作为构成该封装件的IC芯片安装用布线基板，使用对多个树脂绝缘层和多个导 体层进行层叠而构成的多层布线基板。而且，在该多层布线基板的基板主面之上设有用于 连接IC芯片的多个IC芯片连接端子，并且在基板背面之上设有用于与母板（母基板）连 接的多个母基板连接端子。在这种多层布线基板中，为了实现细间距化，导体层的布线图、 I C

12、芯片连接端子由镀铜形成（例如，参照日本特开2005-272874）。而且，在这种多层布 线基板中，在基板主面侧设有IC芯片的对位用识别标记（对准标记）（例如，参照日本特开 2002-204057）。 0004 但是，在多层布线基板中，存在如下情况：形成于内层侧的镀铜层的面积比例（导 体层的面积比例）通常为6080 左右，相对地，基板主面之上的镀铜层的面积比例（各 IC芯片连接端子的面积比例）不足10。此外，一般来说，IC芯片连接端子偏向基板主面 的中央配置。该情况下，在形成IC芯片连接端子的镀铜层时，产生电镀电流的集中，镀铜层 的厚度产生偏差。其结果，多层布线基板的各IC芯片连接端子与IC芯片

13、之间的连接可靠 性降低。另外，存在在多层布线基板的基板主面上设有用于与IC芯片以外的芯片电容器等 的芯片零件连接的连接端子的多层布线基板，该连接端子也同样产生厚度偏差。 0005 在日本特开2005-272874中，公开了为了抑制导体凸块的形状、高度偏差而使电 镀的电流密度与初期的电流密度相比逐渐增大的手法。即使采用该手法，在IC芯片连接端 子偏向基板主面的中央配置的情况下，也不能避免电镀电流的集中，因此镀铜层的厚度产 生偏差。将上述的问题作为第一问题。 发明内容 0006 本发明的第一技术方案鉴于第一问题而成，其目的在于，提供一种能够抑制芯片 零件连接端子的厚度偏差、提高与芯片零件之间的连接

14、可靠性的多层布线基板的制造方 法。 0007 但是，在上述以往的多层布线基板中，在最外层的树脂绝缘层形成开口部，通过对 暴露出的导体层施镀来形成识别标记。该识别标记是通过镀层表面和树脂绝缘层表面之间 说 明 书CN 102821559 A 2/19页 5 的光反射率差异来识别的标记。此外，作为识别标记，除了IC芯片用的对准标记以外，也实 际应用形成有用于进行布线基板自身的定位的定位用标记、产品序号、制造批号等的识别 标记的多层布线基板。在形成这样的识别标记的情况下，需要用于形成导体层、开口部的形 成工序、施镀工序。此外，一般来说，对识别标记的施镀和对IC芯片连接端子的施镀由同一 施镀工序进行。

15、在该 施镀工序中，有时为了确保焊料湿润性而实施成本相对较高的镀金 等。因此，产生多层布线基板的制造成本上升的问题。将上述的问题作为第二问题。 0008 本发明的第二技术方案是鉴于第二问题而成的，其目的在于，提供一种能够以低 成本在基板主面上形成识别标记的多层布线基板。此外，另一目的在于，提供一种适于制造 上述多层布线基板的多层布线基板的制造方法。 0009 根据本发明的第一技术方案，作为用于解决上述问题的方案（方案1），提供一种多 层布线基板的制造方法，其特征在于，该多层布线基板具有基板主面和基板背面，且具有层 叠多个树脂绝缘层和多个导体层而成的构造，在上述基板主面之上配设有能够连接芯片零 件

16、的多个芯片零件连接端子，该多层布线基板的制造方法包括镀层形成工序，在上述镀层 形成工序中，在于上述基板主面侧暴露出的、最外层的树脂绝缘层的表面之上，形成成为上 述多个芯片零件连接端子的产品镀层，并且在上述产品镀层的周围形成虚拟镀层。 0010 根据方案1所述的技术方案，通过进行镀层形成工序，在多层布线基板的基板主 面之上，除了成为芯片零件连接端子的产品镀层之外，还在该产品镀层的周围形成虚拟镀 层。在该情况下，能够增加基板主面中的镀层的面积比例，从而避免电镀电流的集中，消除 产品镀层的厚度偏差。其结果，能够在多层布线基板的基板主面之上以均匀的厚度形成各 芯片零件连接端子，能够使各芯片零件连接端子

17、与芯片零件之间的连接可靠性提高。 0011 在多层布线基板的制造方法（第一方法）中，优选的是，上述多层布线基板的制造 方法还包括：抗蚀剂形成工序，在基板主面侧，以覆盖产品镀层的方式形成抗蚀涂层；以及 镀层去 除工序，利用蚀刻来去除在基板主面侧暴露出的虚拟镀层。在该情况下，在多层布 线基板的基板主面仅残留成为芯片零件连接端子的产品镀层。因此，能够将用于提高焊料 湿润性的镀层可靠地仅形成在产品镀层的表面。此外，避免芯片零件误与虚拟镀层相连接 这样的问题。 0012 优选的是，在镀层形成工序中，以镀层相对于基板主面的表面面积的面积比例成 为6095的方式形成虚拟镀层。这样，能够可靠地避免电镀电流的集

18、中，从而能够以 均匀的厚度形成产品镀层。 0013 此外，在制造不具有芯基板的多层布线基板的情况下，包括：层叠工序，在支承基 材之上隔着金属箔层叠多个树脂绝缘层和多个导体层；以及基材分离工序，分离金属箔和 支承基材而使金属箔在基板背面侧暴露出。并且，若在基材分离工序之后进行镀层去除工 序，则利用蚀刻来去除基板主面侧的虚拟镀层，同时利用蚀刻来去除基板背面侧的金属箔。 因此，与以往的制造方法相比，能够以相同的工时制造多层布线基板，从而能够将制造成本 抑制为较低。 0014 在多层布线基板的基板主面之上，作为芯片零件连接端子，也可以设置多个能够 连接IC芯片的IC芯片连接端子和多个能够连接芯片电容器

19、的电容器连接端子。在该情况 下，能够以均匀的厚度形成多个IC芯片连接端子和多个电容器连接端子的产品镀层，从而 能够提高与IC芯片、芯片电容器之间的连接可靠性。 说 明 书CN 102821559 A 3/19页 6 0015 虚拟镀层的图案形状并不特别限定，能够根据产品镀层的形状、面积比例等适当 改变。具体来说，虚拟镀层可以是面积较大的平坦状图案（蝶形图案），也可以是具有网眼的 平坦状图案。而且，虚拟镀层也可以具有与相邻的产品镀层的形状、图 案相对应的图案。 0016 优选的是，在镀层形成工序中，与产品镀层、虚拟镀层同时形成用于将内层侧的导 体层和芯片零件连接端子相连接的填充通路。 0017

20、此外，优选的是，以虚拟镀层成为产品镀层的10倍以上的面积比例的方式形成虚 拟镀层。这样，即使在产品镀层的面积比例较小的情况下，也能够通过设置面积较大的虚拟 镀层来可靠地避免施镀时的电流集中。 0018 优选的是，利用铜镀形成产品镀层和虚拟镀层。如此，若利用铜镀形成产品镀层， 则能够将芯片零件连接端子的电阻抑制为较低。 0019 此外，也可以是，在镀层形成工序中，在虚拟镀层在由虚拟镀层的外缘划定的虚拟 镀层形成区域中所占据的面积比例设为30100。在该情况下，优选的是，以产品镀层 和虚拟镀层之间的距离为0.1mm10mm的方式形成虚拟镀层。这样，能够更可靠地避免施 镀时的电流集中。另外，在虚拟镀

21、层的面积比例相对较大的情况下，只要将上述距离设定得 稍大即可。相反，在虚拟镀层的面积比例相对较小的情况下，只要将上述距离设定得较小即 可。 0020 这里，假设多个芯片零件连接端子是能够与作为芯片零件的IC芯片相连接的多 个IC芯片连接端子的情况。此外，假设将多个IC芯片连接端子配置为阵列状而成的矩形 状的芯片安装区域的纵尺寸为X（cm）且横尺寸为Y（cm）、多个IC芯片连接端子的产品 镀层的厚度的设计值为Z（m）的情况。此时，该产品镀层的厚度的实测值的标准偏差 （m）由下式表示。另外，设计值Z（m）也能够由多个IC芯片连接端子中的产品镀层的 厚度的平均值（m）表示。 0021 0022 根据

22、本发明的第二技术方案，作为用于解决上述问题的方案（方案2），提供一种多 层布线基板，其特征在于，该多层布线基板具有基板主面和基板背面，且具有层叠多个树脂 绝缘层和多个导体层而成的构造，在上述基板主面之上配设有能够连接芯片零件的多个芯 片零件连接端子，在上述基板主面侧暴露出的最外层的树脂绝缘层包括利用树脂表面颜色 的浓淡差异形成的识别标记。 0023 根据方案2所述的技术方案，在成为芯片零件的安装面的基板主面之上，利用树 脂表面颜色的浓淡差异形成识别标记。在该情况下，由于即使不像以往技术那样形成导体 层、开口部也能够识别出识别标记，因此能够抑制多层布线基板的制造成本。 0024 也可以是，还包括

23、定位用标记，通过使导体部在基板主面侧的外缘部处暴露出而 形成该定位用标记，利用最外层的树脂绝缘层的树脂表面和导体部表面之间的光反射率差 异而识别该定位用标记。在该情况下，能够根据用途形成利用颜色的浓淡差异的识别标记 和利用光反射率差异的定位用标记。另外，这里，若将利用光反射率差异的定位用标记的形 成个数设定为最低限度，利用颜色的浓淡差异形成其他识别标记，则能够将多层布线基板 说 明 书CN 102821559 A 4/19页 7 的制造成本的增加抑制为较低。此外，也能够将利用颜色的浓淡差异形成的识别标记用作 芯片零件等的定位用标记。 0025 也可以是，在于基板主面侧暴露出的最外层的树脂绝缘层

24、 中还包括图样，该图样 利用树脂表面颜色的浓淡差异形成，按规则排列有预定模式的图案。如此，通过在基板主面 之上形成图样，能够提高多层布线基板的外观性。 0026 并且，作为用于解决上述问题的其他方案（方案3），提供一种多层布线基板的制造 方法，其特征在于，该多层布线基板的制造方法用于制造方案2所述的多层布线基板，并包 括：镀层形成工序，在于上述基板主面侧暴露出的最外层的树脂绝缘层的表面上，形成成为 上述多个芯片零件连接端子的产品镀层，并且形成具有与上述识别标记对应形状的虚拟镀 层；识别标记形成工序，通过对上述最外层的树脂绝缘层进行热处理，使该最外层的树脂绝 缘层的表面变色；以及虚拟镀层去除工序

25、，在上述基板主面侧以覆盖上述产品镀层的方式 形成抗蚀涂层，之后利用蚀刻来去除上述虚拟镀层。 0027 根据方案3所述的发明，若在利用镀层形成工序形成虚拟镀层之后，在识别标记 形成工序中对最外层的树脂绝缘层进行热处理，则暴露出的最外层的树脂绝缘层的表面变 色，另一方面，被虚拟镀层覆盖的树脂绝缘层的表面不会变色。之后，通过利用虚拟镀层去 除工序蚀刻去除虚拟镀层，使未变色的树脂绝缘层的表面暴露出。其结果，在树脂表面上根 据虚拟镀层的图案形状产生颜色的浓淡差异，能够利用该浓淡差异形成识别标记。 0028 优选的是，识别标记形成工序兼具树脂绝缘层的退火（annealing）。具体来说，识 别标记形成工序

26、中的热处理是使热风吹到暴露出的树脂绝缘层的表面的处理。在该情况 下，不需要以各自的热处理来进行以往的基板制造时所进行的退火工序和识别标记形成工 序，能够将多层布线基板的制造成本抑制为较低。 0029 此外，优选的是，将不具有芯基板的无芯布线基板的制造 方法适用作本发明的制 造方法（第二方法）。具体来说，无芯布线基板的制造方法还包含：层叠工序，在支承基材之 上隔着金属箔层叠多个树脂绝缘层和多个导体层；以及基材分离工序，在金属箔的交界面 分离支承基材而使金属箔在基板背面侧暴露出。而且，若在基材分离工序之后进行镀层去 除工序，则能够在利用蚀刻去除基板主面侧的虚拟镀层，同时利用蚀刻去除基板背面侧的 金

27、属箔。因此，能够以与以往的制造方法相同的工时制造布线基板，从而能够将制造成本抑 制为较低。 0030 优选的是，用于构成多层布线基板的树脂绝缘层使用以热固化性树脂为主体的积 层材料来形成。作为树脂绝缘层的形成材料的具体例，能够举出环氧树脂、酚醛树脂、聚氨 酯树脂、硅树脂、聚酰亚胺树脂等热固化性树脂。除此之外，也可以使用这些树脂和玻璃纤 维（玻璃纺布、玻璃无纺布）、聚酰胺纤维等有机纤维的复合材料、或者使环氧树脂等热固化 性树脂浸渍于连续多孔质PTFE等三维网眼状氟类树脂基材中而得到的树脂-树脂复合材 料等。 0031 用于构成层布线基板的导体层主要由铜构成，通过减去法、半添加法、全添加法等 这种

28、公知的手法形成。具体而言，例如，适用铜箔的蚀刻、无电解镀铜或电解镀铜等手法。另 外，也能够在利用溅射、CVD等手法形成薄膜之后进行蚀刻来形成导体层、或利用导电性糊 剂等的印刷来形成导体层。 0032 另外，作为芯片零件，除IC芯片、芯片电容器以外，能够举出芯片电阻、芯片电 说 明 书CN 102821559 A 5/19页 8 感器等电子零件。此外，作为IC芯片，能够举出用作计算机的微处理器的IC芯片、DRAM （Dynamic Random Access Memory）、SRAM（Static Random Access Memory）等IC芯片。 附图说明 0033 图1是表示第一实施方式

29、的多层布线基板的简要结构的剖视图。 0034 图2是表示第一实施方式的多层布线基板的简要结构的俯视图。 0035 图3是表示第一实施方式和第三实施方式的多层布线基板的制造方法的说明图。 0036 图4是表示第一实施方式和第三实施方式的多层布线基板的制造方法的说明图。 0037 图5是表示第一实施方式和第三实施方式的多层布线基板的制造方法的说明图。 0038 图6是表示第一实施方式和第三实施方式的多层布线基板的制造方法的说明图。 0039 图7是表示第一实施方式和第三实施方式的多层布线基板的制造方法的说明图。 0040 图8是表示第一实施方式的多层布线基板的制造方法的说明图。 0041 图9是表

30、示第一实施方式的多层布线基板的制造方法的说明图。 0042 图10是表示第一实施方式的多层布线基板的制造方法的说明图。 0043 图11是表示第一实施方式的多层布线基板的制造方法的说明图。 0044 图12是表示第一实施方式的多层布线基板的制造方法的说明图。 0045 图13是表示第一实施方式的制造方法的产品镀层的厚度偏差的测量结果的图 表。 0046 图14是表示以往技术的制造方法的产品镀层的厚度偏差的测量结果的图表。 0047 图15是表示在第一实施方式的制造方法和以往技术的制造方法的各自中、IC芯 片安装区域的尺寸和产品镀层的厚度偏差之间的关系的图表。 0048 图16是表示第二实施方式

31、的多层布线基板的简要结构的剖视图。 0049 图17是表示第二实施方式和第四实施方式的多层布线基板的制造方法的说明 图。 0050 图18是表示第二实施方式的多层布线基板的制造方法的说明图。 0051 图19是表示第二实施方式的多层布线基板的制造方法的说明图。 0052 图20是表示第三实施方式的多层布线基板的简要结构的剖视图。 0053 图21是表示第三实施方式的多层布线基板的简要结构的俯视图。 0054 图22是表示第三实施方式的多层布线基板的制造方法的说明图。 0055 图23是表示第三实施方式的多层布线基板的制造方法的说明图。 0056 图24是表示第三实施方式的多层布线基板的制造方法

32、的说明图。 0057 图25是表示第三实施方式的多层布线基板的制造方法的说明图。 0058 图26是表示第三实施方式的多层布线基板的制造方法的说明图。 0059 图27是表示第三实施方式的多层布线基板的制造方法的说明图。 0060 图28是表示第四实施方式的多层布线基板的简要结构的剖视图。 0061 图29是表示第四实施方式的多层布线基板的制造方法的说明图。 0062 图30是表示第四实施方式的多层布线基板的制造方法的说明图。 0063 图31是表示第四实施方式的多层布线基板的制造方法的说明图。 0064 图32是表示第四实施方式的多层布线基板的制造方法的说明图。 说 明 书CN 102821

33、559 A 6/19页 9 具体实施方式 0065 （第一实施方式） 0066 以下，根据附图对将本发明的第一技术方案具体化为多层布线基板后的第一实施 方式进行详细说明。图1为本实施方式的多层布线基板的简要结构的放大剖视图，图2为 自上表面侧观察的多层布线基板的俯视图。 0067 如图1和图2所示，本实施方式的多层布线基板10是不包含芯基板而形成的无芯 布线基板。多层布线基板10具有对以相同树脂绝缘材料为主体的多个树脂绝缘层20、21、 22、23、24、25、26、27和由铜构成的多个导体层28进行交替层叠而多层化的布线层叠部30。 各树脂绝缘层2027例如使用以热固化性环氧树脂为主体的积层

34、材料形成。 0068 在本实施方式的多层布线基板10中，在布线层叠部30的上表面31侧（基板主面 侧）配置有连接对象为IC芯片（芯片零件） 的多个IC芯片连接端子41（芯片零件连接端 子）、以及连接对象为芯片电容器（芯片零件）的多个电容器连接端子42（芯片零件连接端 子）。在布线层叠部30的上表面31侧，多个IC芯片连接端子41在设于基板中央部的芯片 安装区域43中配置成阵列状。此外，电容器连接端子42是面积比IC芯片连接端子41的 面积大的连接端子，配置在比芯片安装区域43靠外周侧的位置。另外。如图2所示，本实 施方式的芯片安装区域43成为纵尺寸为X（cm）且横尺寸为Y（cm）的矩形形状的芯

35、片安 装区域43。 0069 多个IC芯片连接端子41和多个电容器连接端子42凸设在最外层的树脂绝缘层 27之上。该IC芯片连接端子41和电容器连接端子42构成为以铜层为主体，并具有由铜以 外的镀层46（具体来说为镍-金镀层）覆盖铜层上表面和侧面的构造。 0070 另一方面，在布线层叠部30的下表面32侧（基板背面侧），连接对象为母板（母基 板）的多个母基板连接端子45配置成阵列状。该母基板连接端子45是面积比上表面31侧 的IC芯片连接端子41和电容器连接端子42的面积大的连接端子。 0071 在布线层叠部30的下表面32侧，在最外层的树脂绝缘层20上形成有多个开口部 37，与这些多个开口部

36、37对应地配置有母基板连接端子45。具体来说，母基板连接端子45 以其端子外表面的高度比树脂绝缘层20的表面低的状态配置在开口部37内，端子外表面 的外周部被最外层的树脂绝缘层20覆盖。母基板连接端子45构成为铜层为主体，并具有 仅将铜层的在开口部37内暴露出的下表面利用铜以外的镀层48（具体来说为镍-金镀层） 覆盖的构造。 0072 在树脂绝缘层2127中分别设有导通孔33和填充通路导体34。各通路导体34 均具有向同一方向（在图1中随着自下表面侧朝向上表面侧去）扩径的形状，并将各导体层 28、IC芯片 连接端子41、电容器连接端子42、以及母基板连接端子45彼此电连接。 0073 例如以如

37、下的顺序制作上述结构的多层布线基板10。 0074 首先，准备具有充分强度的支承基板50（玻璃环氧基板等），在该支承基板50之上， 积层树脂绝缘层2027和导体层28，从而形成布线层叠部30。 0075 详述的话，如图3所示，通过在支承基板50之上粘贴由环氧树脂构成的片状的绝 缘树脂基材而形成基底树脂绝缘层51，获得由支承基板50和基底树脂绝缘层51组成的基 材52。然后，在基材52的基底树脂绝缘层51的上表面上配置层叠金属片体54。这里，通 说 明 书CN 102821559 A 7/19页 10 过在基底树脂绝缘层51之上配置层叠金属片体54，确保了在以后的制造工序中层叠金属 片体54不会

38、自基底树脂绝缘层51剥离程度的紧密接合性。层叠金属片体54是两片铜箔 55、56以能够剥离的状态紧密接合而成。具体来说，隔着金属镀（例如，铬镀、镍镀、钛镀或它 们的复合镀）来形成配置有铜箔55、铜箔56的层叠金属片体54。 0076 接下来，在基材52之上，以包围层叠金属片体54的方式配置片状的树脂绝缘层 20，粘贴树脂绝缘层20。这里，树脂绝缘层20与层叠金属片体54紧密接合，并且在该层叠 金属片体54的周围区域中与基底树脂绝缘层51紧密接合，从而密封层叠金属片体54（参 照图4）。然后，使用例如准分子激光、UV激光、CO 2 激光等实施激光加工，从而在树脂绝缘层 20的预定位置形成使铜箔5

39、5的一部分暴露出的开口部37。之后，进行无电解铜镀，形成覆 盖开口部37内和树脂绝缘层20的全面镀层。 0077 然后，在树脂绝缘层20的上表面层压抗镀层形成用的干膜，对该干膜进行曝光和 显影，从而在树脂绝缘层20之上形成抗镀层。之后，以形成抗镀层的状态选择性地进行电 解镀铜，在层 叠金属片体54的铜箔55之上形成金属导体部58，并且在树脂绝缘层20之上 形成导体层28，之后剥离抗镀层（参照图5）。而且，去除因抗镀层的剥离而暴露出的、覆盖 树脂绝缘层20的全面镀层。 0078 在形成有金属导体部58和导体层28的树脂绝缘层20的上表面配置片状的树脂 绝缘层21，粘贴树脂绝缘层21。然后，使用例

40、如准分子激光、UV激光、CO 2 激光等实施激光 加工，从而在树脂绝缘层21的预定位置（金属导体部58的上部位置）形成导通孔33。接下 来，进行使用高锰酸钾溶液等蚀刻液去除各导通孔33内的污迹的除污工序。另外，作为除 污工序，除了使用了蚀刻液的处理以外，也可以进行例如利用O 2 等离子体的等离子灰化处 理。 0079 在除污工序之后，通过按照以往公知的手法进行无电解镀铜和电解镀铜，在各导 通孔33内形成通路导体34。而且，利用以往公知的手法（例如半加成法）进行蚀刻，在树脂 绝缘层21之上图案形成导体层28（参照图6）。 0080 此外，对于其他树脂绝缘层2227及导体层28，也利用与上述树脂绝

41、缘层21和 导体层28同样的方法形成，在树脂绝缘层21之上进行层叠。然后，对最外层的树脂绝缘层 27实施激光孔加工，从而形成导通孔33（参照图7）。接下来，进行使用高锰酸钾溶液等蚀 刻液去除各导通孔33内的污迹的除污工序。而且，进行无电解镀铜，形成覆盖树脂绝缘层 27的导通孔33内及树脂绝缘层27的全面镀层。 0081 然后，在树脂绝缘层27的上表面层压抗镀层形成用的干膜，对该干膜进行曝光和 显影，从而在树脂绝缘层27之上形成抗镀层。之后，以形成抗镀层的状态选择性地进行电 解镀铜（镀层形成工序）。其结果，如图8所示，在树脂绝缘层27的导通孔33 内形成通路导 体34，并且在通路导体34的上部形

42、成成为IC芯片连接端子41和电容器连接端子42的铜 层的产品镀层61。而且，在产品镀层61的周围形成虚拟镀层62。之后，在树脂绝缘层27 的上表面留下产品镀层61和虚拟镀层62，同时去除全面镀层。另外，作为IC芯片连接端子 41，除了隔着通路导体34与内层侧的导体层28相连接的连接端子以外，还存在不与内层侧 的导体层相连接的连接端子。在图8中，仅图示了与通路导体34相连接的IC芯片连接端 子41，但未与通路导体34连接的IC芯片连接端子41也形成于树脂绝缘层27之上的芯片 安装区域43。 说 明 书CN 102821559 A 10 8/19页 11 0082 如图9所示，本实施方式的虚拟镀层

43、62在树脂绝缘层27的上表面以覆盖除去IC 芯片连接端子41的形成区域（芯片安装区域43）、电容器连接端子42的形成区域以外的大 致整个表面的方式形成为平坦状图案（蝶形图案）的导体层。这里，产品镀层61（IC芯片连 接端子41和电容器连接端子42）相对于树脂绝缘层27的表面（成为基板主面的上表面31） 的面积比例为7左右，以该产品镀层61加上虚拟镀层62的镀层整体的面积比例为90 以上的方式形成虚拟镀层62。 0083 在上述的镀层形成工序之后，也可以进行对最外层的树脂绝缘层27的树脂表面 自其上方施加例如180的热风的热处理。若进行该热处理，则暴露出的树脂绝缘层27的 树脂表面变色。另一方面

44、，被虚拟镀层62覆盖的树脂绝缘层27的树脂表面不变色。因而， 只要例如预先在虚拟镀层62上设置预定的图案形状，就能够使树脂表面产生与该图案形 状相应颜色的浓淡差异。另外，由于该阶段的热处理兼具退火，因此具有能够使树脂绝缘层 27固化、并且释放施加于产品镀层61的内部应力这种优点。 0084 通过进行上述积层工序，在基材52之上形成将层叠金属片 体54、树脂绝缘层 2027、导体层28、产品镀层61以及虚拟镀层62层叠而成的布线层叠体60。 0085 然后，在布线层叠体60的上表面层压抗蚀涂层形成用的干膜，对该干膜进行曝光 和显影，从而以覆盖产品镀层61的表面的方式形成抗蚀涂层65（参照图10）

45、（抗蚀剂形成 工序）。 0086 在形成抗蚀涂层65之后，利用切割装置（省略图示）来切割布线层叠体60，去除成 为布线层叠部30的部分的周围区域。在该切割下，被树脂绝缘层20密封的层叠金属片体 54的外缘部成为暴露出的状态。即，通过去除周围区域，失去基底树脂绝缘层51和树脂绝 缘层20之间的紧密接合部分。其结果，布线层叠部30和基材52之间成为仅隔着层叠金属 片体54相连结的状态。 0087 这里，如图11所示，通过在层叠金属片体54中的一对铜箔55、56的交界面进行剥 离，自布线层叠部30去除基材52，从而使布线层叠部30的下表面32之上的铜箔55暴露出 （基材分离工序）。 0088 之后，

46、对布线层叠部30进行蚀刻，去除在布线层叠部30的上表面31侧暴露出的 虚拟镀层62（镀层去除工序）。此外，与此同时，整体上去除在布线层叠部30的下表面32 侧暴露出的铜箔55，并且去除金属导体部58下侧的一部分。其结果，在树脂绝缘层24中 形成开口部37，并且残留在开口部37内的金属导体部58成为母基板连接端子45（参照图 12）。 0089 而且，去除形成于布线层叠部30的上表面31的抗蚀涂层65。之后，对IC芯片连 接端子41的表面、电容器连接端子42的表面、母基板连接端子45的表面依次实施无电解 镀镍、无电解镀金。其结果，在各连接端子41、42、45的表面形成镀层46、48。经由以上的工

47、 序来制造图1的多层布线基板10。 0090 本发明人等对在如上述那样制造的多层布线基板10中形成于基板主面31侧的IC 芯片连接端子41和电容器连接端子42的各产品镀层61的厚度偏差进行了测量。其结果 在图13中示出。此外，对于不形成虚拟镀层62地形成产品镀层61的以往的制造方法的情 况，也对各产品镀层61的厚度偏差进行了测量。其结果在图14中示出。另外，在此，测量 四个测量部位P1P4的厚度偏差。 说 明 书CN 102821559 A 11 9/19页 12 0091 具体来说，第一测量部位P1是在芯片安装区域43的外周部未与通路导体34连接 的IC芯片连接端子41的产品镀层61，第二测

48、量部位P2是在芯片安装区域43的外周部与 通路导体34相连接的IC芯片连接端子41的产品镀层61。此外，第三测量部位P3是芯片 安装区域43的中央部的IC芯片连接端子41的产品镀层61，第四测量部位P4是电容器连 接端子42的产品镀层61。另外，对于第一测量部位P1第三测量部位P3，对60个IC芯 片连接端子41的产品镀层61测量了厚度偏差。此外，对于第四测量部位，对48个电容器 连接端子42的产品镀层61测量了厚度偏差。 0092 如图14所示，在以往的制造方法中，由于未形成有虚拟镀层62，各产品镀层61的 厚度偏差较大。具体来说，第一测量部位P1的镀层厚度的平均值为24.72m，标准偏差为

49、 2.50。第二测量部位P2的镀层厚度的平均值为20.99m，标准偏差为5.20。第三测量部 位P3的镀层厚度的平均值为10.08m，标准偏差为2.31。第四测量部位P4的镀层厚度的 平均值为36.58m，标准偏差为8.92。 0093 如此，在成为IC芯片连接端子41的各产品镀层61（测量部位P1P3）中，与所 连接的通路导体34的有无、形成位置相应地产生厚度偏差。此外，对于成为电容器连接端 子42的产品镀层61（测量部位P4），由于在基板主面的外周侧散布设置，因 此容易引起电 流集中。因此，产品镀层61的镀层厚度变得相对较厚，并且厚度偏差也变大。 0094 另一方面，如图13所示，在本实施方式的制造方法中，各产品镀层61的厚度偏差 变小。具体来说，第一测量部位P1的镀层厚度的平均值为12.85m，标准偏差为1.