碳化硅半导体装置.pdf

1、(10)申请公布号 CN 102903702 A (43)申请公布日 2013.01.30 C N 1 0 2 9 0 3 7 0 2 A *CN102903702A* (21)申请号 201210117261.2 (22)申请日 2012.04.20 2011-162204 2011.07.25 JP H01L 23/64(2006.01) H01L 29/78(2006.01) H01L 23/522(2006.01) H01L 27/02(2006.01) (71)申请人三菱电机株式会社 地址日本东京都 (72)发明人折附泰典 油谷直毅 樽井阳一郎 (74)专利代理机构中国专利代理(香港

2、)有限公 司 72001 代理人闫小龙 李浩 (54) 发明名称 碳化硅半导体装置 (57) 摘要 本发明提供一种能够以少的工序数形成并且 具备耐热性优良的温度检测元件的碳化硅（SiC） 半导体装置。SiC半导体装置具备：半导体元件， 形成在SiC基板（1）上；源极电极（15）以及栅极 焊盘（16），使用在底面具备势垒金属（14）的布线 层形成；测温电阻体（20），使用该布线层的势垒 金属（14）的一部分形成。 (30)优先权数据 (51)Int.Cl. 权利要求书1页 说明书6页 附图8页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 1 页 说明书 6 页 附图

3、8 页 1/1页 2 1.一种碳化硅半导体装置，其特征在于，具备： 半导体元件，形成于碳化硅基板； 布线层，配设在所述碳化硅基板上，在底面具备势垒金属；以及 测温电阻体，使用所述布线层的所述势垒金属的一部分形成。 2.根据权利要求1所述的碳化硅半导体装置，其特征在于， 所述测温电阻体在平面视图中配设在该碳化硅半导体装置的芯片中央部。 3.根据权利要求1所述的碳化硅半导体装置，其特征在于， 所述测温电阻体在平面视图中配设在该碳化硅半导体装置的芯片外周部的不流过电 流的区域。 4.根据权利要求1所述的碳化硅半导体装置，其特征在于， 所述测温电阻体在平面视图中以包围形成有所述半导体元件的活性区域的方

4、式配设。 5.根据权利要求4所述的碳化硅半导体装置，其特征在于， 所述测温电阻体配设在所述半导体元件的外侧的终端区域，还起到场板的作用。 6.根据权利要求1至5的任意一项所述的碳化硅半导体装置，其特征在于， 用于取出所述测温电阻体的输出电压的焊盘使用所述布线层形成。 7.根据权利要求1至5的任意一项所述的碳化硅半导体装置，其特征在于， 所述势垒金属是Ti膜、TiN膜、TiSi膜、TiSi/TiN膜、TiSi/Ti膜、TiN/Ti膜、TiSi/ TiN/Ti膜、Pt膜的任意一种。 权 利 要 求 书CN 102903702 A 1/6页 3 碳化硅半导体装置 技术领域 0001 本发明涉及具备温

5、度检测元件的碳化硅半导体装置。 背景技术 0002 作为能够实现高耐压、低损失以及高耐热的下一代的开关元件，使用了碳化硅 （SiC）的半导体元件被认为是有前途的，期待对变换器（inverter）等的功率半导体装置的 应用。但是，在使用碳化硅形成的半导体装置（碳化硅半导体装置）中，留有很多应该解决的 问题。 0003 已知例如具备在保护电路的工作控制中使用的温度检测元件的半导体装置，但 是，在使用硅形成的以往的半导体装置（硅半导体装置）中，常常使用以多晶硅形成的二极 管（多晶硅二极管）作为温度检测元件。多晶硅二极管是在多晶硅膜中离子注入杂质（掺杂 剂）而形成的，但是，在硅半导体装置上形成多晶硅二

6、极管的情况下，如果同时进行用于在 硅基板上形成半导体元件的离子注入和用于形成多晶硅二极管的离子注入，则制造工序数 的增加为最小限度即可。 0004 另一方面，在碳化硅半导体装置的制造中，在进行了用于形成半导体元件的离子 注入之后，需要实施1500以上的热处理。因此，在碳化硅半导体装置上形成温度检测用 的多晶硅二极管的情况下，需要在不同的工序中进行用于形成半导体元件的离子注入和用 于形成多晶硅二极管的离子注入。即，与以往的硅半导体装置的情况相比，工序数较大地增 加。 0005 此外，在下述的专利文献1中，公开了如下结构的半导体装置：在功率用晶体管的 源极电极上设置具有导热性的绝缘层，在其上配设铂

7、或多晶硅的薄膜电阻体作为温度检测 电阻。 0006 专利文献1：日本特开昭63-213370号公报。 0007 如先前所述那样，在碳化硅半导体装置中内置多晶硅二极管作为温度检测元件的 情况下，导致制造工序数的增多，所以，制造成本的上升成为问题。此外，期待碳化硅半导体 装置在高温下的工作，但是，多晶硅二极管难以在200以上的温度中工作，所以，在假定在 200以上工作的碳化硅半导体装置中不能够使用多晶硅二极管。 发明内容 0008 本发明是为了解决以上的课题而提出的，其目的在于提供一种能够以少的工序数 形成并且具备耐热性优良的温度检测元件的碳化硅半导体装置。 0009 本发明的碳化硅半导体装置具备

8、：半导体元件，形成于碳化硅基板；布线层，配设 在所述碳化硅基板上，并且在底面具备势垒金属；测温电阻体，使用所述布线层的所述势垒 金属的一部分形成。 0010 在本发明中，作为温度检测元件，不具备多晶硅二极管而具备使用势垒金属的一 部分形成的测温电阻体。测温电阻体与多晶硅二极管相比能够在高的温度下使用，因此也 说 明 书CN 102903702 A 2/6页 4 能够应用于假定在高温下（200以上）工作的碳化硅半导体装置。此外，测温电阻体与多 晶硅二极管不同，在其形成工序中不需要进行离子注入。并且，测温电阻体是利用在源极电 极或栅极焊盘的底面设置的势垒金属14的一部分形成的。因此，在本实施方式中

9、，制造工 序数的增加被抑制到最小限度。 附图说明 0011 图1是示出实施方式1的碳化硅半导体装置的结构的剖面图。 0012 图2是实施方式1的碳化硅半导体装置的制造工序图。 0013 图3是实施方式1的碳化硅半导体装置的制造工序图。 0014 图4是实施方式1的碳化硅半导体装置的制造工序图。 0015 图5是实施方式1的碳化硅半导体装置的制造工序图。 0016 图6是实施方式1的碳化硅半导体装置的制造工序图。 0017 图7是实施方式1的碳化硅半导体装置的制造工序图。 0018 图8是实施方式1的碳化硅半导体装置的制造工序图。 0019 图9是实施方式1的碳化硅半导体装置的制造工序图。 00

10、20 图10是示出在实施方式2的碳化硅半导体装置中的测温电阻体的布局的俯视图。 0021 图11是示出在实施方式3的半导体装置中的测温电阻体的布局的俯视图。 0022 图12是示出在实施方式3的半导体装置中的测温电阻体的布局的剖面图。 0023 图13是示出在实施方式4的半导体装置中的测温电阻体的布局的剖面图。 具体实施方式 0024 图1是示出实施方式1的碳化硅半导体装置（以下记作“SiC半导体装置”）的结构的剖 面图。此处示出SiC半导体装置具备MOSFET（Metal-Oxide Semiconductor Field-Effect Transistor：金属氧化物半导体场效应晶体管）作

11、为半导体元件的例子。该SiC半导体装 置具有多个MOSFET单元，并且，具有以包围配设有这些多个MOSFET单元的区域的方式设置 有用于对电场集中进行缓和的终端结构的结构。在图1中示出活性区域的最外周的MOSFET 单元以及其外侧的终端结构的结构。以下，将配设有MOSFET单元的区域（图1的左侧部分） 称为“活性区域”、将配设有终端结构的区域（图1的右侧部分）称为“终端区域”。 0025 如图1所示，本实施方式的SiC半导体装置使用由n + 型的SiC基板1和在其上生 长的n - 型的外延层2构成的外延基板形成。 0026 在外延层2的上表面部选择性地形成有p型的阱区域（p阱区域）3。在p阱区

12、域 3表面部分形成有n型的源极区域5。 0027 另一方面，在包围配置有MOSFET单元的活性区域的终端区域，在外延层2的上 表面部形成有作为终端结构的一部分而工作的p型的阱区域（终端p阱区域）4。在终端 p阱区域4的外周部形成有杂质浓度比终端p阱区域4低的p型区域即JTE（Junction Termination Extension：结终端扩展）区域7。 0028 在外延层2上，形成有覆盖活性区域的栅极氧化膜8和覆盖终端区域的场氧化膜 9。在栅极氧化膜8上，以跨越相邻的p阱区域3的方式配设有栅极电极10。 说 明 书CN 102903702 A 3/6页 5 0029 此处，将位于栅极电极1

13、0的下方的与p阱区域3相邻的外延层2的部分（由相邻 的p阱区域3夹着的区域）称为“JFET（Junction Field Effect Transistor：结型场效应 晶体管）区域”。此外，位于栅极电极10的下方的被源极区域5和JFET区域夹着的区域为 在MOSFET导通时形成沟道的“沟道区域”。 0030 在场氧化膜9上配设有栅极布线11。栅极布线11以与栅极电极10相同的布线 层形成，两者在未图示的区域连接。在栅极电极10以及栅极布线11上形成有层间绝缘膜 12。 0031 在层间绝缘膜12上，配设有成为外部连接用的电极的源极电极（源极焊盘）15以 及栅极焊盘16。源极电极15和栅极焊盘

14、16使用同一布线层形成，在其底面设置有势垒金 属（barrier metal）14。此外，在SiC基板1的背面（下表面）配设有漏极电极17。 0032 源极电极15通过形成于层间绝缘膜12的接触孔而与MOSFET单元的源极区域5、 p阱区域3以及终端p阱区域4电连接。在p阱区域3以及终端p阱区域4的与源极电极 15的连接部分分别形成有p + 型的接触区域6。此外，在露出于各接触孔的外延层2的部分 （源极区域5、接触区域6的上表面）形成有硅化物13，源极电极15与源极区域5以及接触 区域6之间的连接经由该硅化物13而成。 0033 此外，栅极焊盘16通过形成于层间绝缘膜12的接触孔而与栅极布线1

15、1连接。 0034 在本实施方式的SiC半导体装置中，作为温度检测元件，具备使用势垒金属14的 一部分形成的测温电阻体20。此外，与测温电阻体20连接并且用于取出其输出电压的温度 感测焊盘21使用与源极电极15以及栅极焊盘16相同的在底面具有势垒金属14的布线层 形成。由于测温电阻体20的电阻值依赖于温度而发生变化，所以，使用在温度感测焊盘21 所显现的测温电阻体20的输出电压对测温电阻体20的电阻值进行测定，由此，能够检测该 SiC半导体装置的温度。 0035 图2图9是实施方式1的SiC半导体装置的制造工序图。以下，参照它们对本 实施方式的SiC半导体装置的制造方法进行说明。 0036 首

16、先，准备在n + 型的SiC基板1上具备n型的外延层2的外延基板。并且，利用使 用了由光刻技术构图后的掩模的选择性离子注入，在外延层2的上表面部分分别形成p阱 区域3、终端p阱区域4、n型的源极区域5、p + 型的接触区域6以及JTE区域7（图2）。关 于离子注入的杂质，作为n型杂质，能够使用氮或磷，作为p型杂质，能够使用铝或硼等。 0037 之后，进行1500以上的温度的热处理，由此，使离子注入的杂质电活性化，并且， 使由离子注入所生成的结晶缺陷恢复。 0038 并且，在外延层2上以例如CVD（Chemical Vapor Deposition：化学气相沉积）法 等堆积硅氧化膜并进行构图，由

17、此，形成覆盖终端区域的外延层2的场氧化膜9。并且，利用 例如热氧化法或堆积法，在活性区域的外延层2的表面形成硅氧化膜，由此，形成栅极氧化 膜8（图3）。 0039 接着，在栅极氧化膜8和场氧化膜9上，以CVD法等堆积多晶硅膜并利用使用了光 刻技术的选择性刻蚀对其进行构图，由此，形成栅极电极10和栅极布线11（图4）。 0040 之后，利用CVD法等堆积层间绝缘膜12（图5）。并且，利用选择性刻蚀，在层间绝 缘膜12形成到达源极区域5的上表面、p阱区域3以及终端p阱区域4各自的接触区域6 的上表面的接触孔。 说 明 书CN 102903702 A 4/6页 6 0041 在露出于各接触孔的底部的

18、外延层2（源极区域5、接触区域6）的表面形成硅化 物13。与此同时或在其前后，形成漏极电极17的硅化物。之后，形成到达栅极布线11的上 表面的接触孔（图6）。作为硅化物13的形成方法的代表例，举出如下方法：在包含接触孔 内的整个面对金属膜（例如镍）进行成膜，施加热处理使金属膜和碳化硅发生反应而形成硅 化物13之后，除去未反应的金属膜。 0042 之后，在接触孔的内部和层间绝缘膜12上形成势垒金属14（图7）。并且，利用选 择性刻蚀，根据之后形成的源极电极15以及栅极焊盘16的图案对势垒金属14进行构图。 此时，使用势垒金属14的一部分形成作为温度检测元件的测温电阻体20（图8）。作为势 垒金属

19、14（测温电阻体20），能够使用Ti膜、TiN膜、TiSi膜、TiSi/TiN膜（TiSi和TiN的 层叠结构）、TiSi/Ti膜（TiSi和Ti的层叠结构）、TiN/Ti膜（TiN和Ti的层叠结构）、TiSi/ TiN/Ti膜（TiSi、TiN、Ti的层叠结构）、Pt膜等。 0043 接着，在包含接触孔内的层间绝缘膜12上形成铝膜18（图9）。并且，对铝膜18进 行构图，形成源极电极15、栅极焊盘16以及温度感测焊盘21。 0044 根据以上的工序，图1所示的SiC半导体装置的结构完成。并且，在图1中进行了 省略，但是，该SiC半导体装置的上表面被保护膜（聚酰亚胺等）覆盖。但是，由于源极电极

20、 15、栅极焊盘16以及温度感测焊盘21分别被用作外部连接用的焊盘，所以，在保护膜上设 置使源极电极15、栅极焊盘16以及温度感测焊盘21的上表面露出的开口。 0045 如上所述，在本实施方式的SiC半导体装置中，作为温度检测元件，不是多晶硅二 极管而具备使用势垒金属14的一部分形成的测温电阻体20。测温电阻体20与多晶硅二 极管相比能够在高的温度下使用，因此也能够应用于假定在高温下（200以上）工作的SiC 半导体装置。 0046 此外，测温电阻体20与多晶硅二极管不同，在其形成工序中不需要进行离子注 入。并且，测温电阻体20是利用设置于源极电极15或栅极焊盘16的底面的势垒金属14 的一部

21、分形成的。因此，在本实施方式中，制造工序数的增加被抑制到最小限度。 0047 例如，在不具有测温电阻体20的以往的半导体装置中，势垒金属仅残存在源极电 极或栅极焊盘的底面即可，所以，通常将势垒金属与其上的布线层（相当于铝膜18）同时进 行构图。另一方面，在本发明中，需要在由势垒金属14构成的测温电阻体20上的一部分（两 端）形成温度感测焊盘21，所以，需要在不同的工序中进行铝膜18的构图和势垒金属14的 构图。即，需要图8所示的构图工序。因此，与以往的半导体装置的制造进行比较，仅增加 一次构图工序，但是，不需要追加除此以外的工序。 0048 并且，在使用多晶硅二极管作为温度检测元件的情况下，为

22、了形成多晶硅二极管， 分别需要多晶硅膜的堆积工序或、离子注入工序、构图工序等（如上述那样，在SiC半导体 装置的制造中，不能够同时进行用于形成半导体元件的离子注入和用于形成多晶硅二极管 的离子注入）。因此，在本发明的基础上伴随着工序数的增加。 0049 在本实施方式中示出了半导体元件为MOSFET且在终端区域设置有JTE区域的结 构，但是，本发明的SiC半导体装置的半导体元件以及终端区域的结构不限定于此。例如， 半导体元件也可以是IGBT（Insulated Gate Bipolar Transistor：绝缘栅双极晶体管）或 pn结二极管、肖特基势垒二极管、晶闸管等，在终端区域，代替JTE区

23、域7而设置FLR（Field Limiting Ring：场限环）也可以。这在以下所示的各实施方式中也是相同的。 说 明 书CN 102903702 A 5/6页 7 0050 图10是实施方式2的SiC半导体装置的芯片30的俯视图，示出测温电阻体20的布局。 在图10中，对与图1所示的要素对应的要素标注与其相同的附图标记。 0051 如图10所示，在芯片30的上表面配设有源极电极15、栅极焊盘16、测温电阻体20 以及温度感测焊盘21（保护膜未图示）。在本实施方式中，将测温电阻体20配置在SiC半 导体装置的芯片30的中央部。并且，从温度感测焊盘21向测温电阻体20延伸的布线是使 用与温度检

24、测焊盘21相同的布线层形成的。 0052 通常，半导体装置的芯片中央部是温度最高的部分。将测温电阻体20配置在该部 分，由此，能够迅速地检测过电流等的异常引起的SiC半导体装置的温度上升，能够可靠地 保护半导体装置。 0053 图10所示的源极电极15、栅极焊盘16以及温度感测焊盘21的位置或形状、个数 仅是一个例子，按各产品存在多种多样的情况。此外，也可以根据需要增加测温电阻体20 以及温度感测焊盘21的数量。这在以下所示的各实施方式中也是相同的。 0054 图11是实施方式3的SiC半导体装置的芯片30的俯视图，示出测温电阻体20的布局。 在图11中，对与图1所示的要素对应的要素标注与其相

25、同的附图标记。 0055 在本实施方式中，将测温电阻体20配设在SiC半导体装置的芯片30外周部的无 效区域（不流过电流的区域），并且，以包围芯片30的活性区域的方式使其延伸（无效区域也 包含终端区域）。 0056 图12是示出实施方式3中的测温电阻体20的布局的剖面图，与沿着图11的A-A 线的剖面对应。如图12所示，测温电阻体20配设在终端结构的一部分即终端p阱区域4 的上方。场氧化膜9以及层间绝缘膜12介于终端p阱区域4和测温电阻体20之间。 0057 如图11那样，使测温电阻体20以包围芯片30的活性区域的方式延伸，从而能够 使测温电阻体20变长。由于测温电阻体20的电阻值与其长度成比

26、例，所以得到如下效果： 若使测温电阻体20变长，则为了从测温电阻体20得到特定的大小的输出电压而流过测温 电阻体20的电流较小即可。 0058 但是，存在如下问题：为了使测温电阻体20变长而需要确保配设测温电阻体20的 面积较大，所以，相应地限制了芯片30的通电区域（活性区域）的面积即有效面积。在本实 施方式中，在芯片30外周部的无效区域确保测温电阻体20的配设区域，所以，不需要缩小 芯片30的有效面积。由此，能够谋求芯片30整体的面积的缩小化。特别是，由于SiC基板 的单价高，所以，对于削减SiC半导体装置的制造成本是有效的。 0059 在实施方式4中，使测温电阻体20具有作为终端结构的一部

27、分的场板的作用。本实施 方式中的测温电阻体20的布局与图11相同，以包围芯片30的活性区域的方式将测温电阻 体20配设在无效区域。 0060 图13是示出实施方式4中的测温电阻体20的布局的剖面图。与沿着图11的A-A 线的剖面对应。如图13那样，测温电阻体20以跨越终端结构的终端p阱区域4的外周部 （形成有JTE区域7的部分）的上方的方式配设。即，测温电阻体20配设在终端p阱区域4 和JTE区域7所形成的pn结的终端部（pn结到达外延层2的上表面的部分）的上方。场氧 说 明 书CN 102903702 A 6/6页 8 化膜9以及层间绝缘膜12介于形成有终端p阱区域4以及JTE区域7的外延层

28、2和测温 电阻体20之间。 0061 此外，测温电阻体20的电位被设定为相对于芯片30独立的电位，只要该值能够使 测温电阻体20作为场板而发挥作用，则可以是任意的，例如，可以是浮置电位。严谨地说， 为了得到测温电阻体20的输出电压而在测温电阻体20中流过电流，所以，在其两端产生数 V左右的电位差，但是，假定在功率半导体装置中对芯片30施加高电压（数百V以上），所以， 能够忽略测温电阻体20的电位差（对场板的作用几乎没有影响）。 0062 根据本实施方式，测温电阻体20作为场板而工作，利用其场效应来缓和终端p阱 区域4的外周部的电场集中。由此，SiC半导体装置的耐压性能稳定并且其可靠性提高。 0

29、063 并且，在实施方式4中，测温电阻体20包围芯片30的活性区域并且在无效区域上 延伸，所以，能够得到与实施方式3相同的效果。 0064 附图标记说明： 1 SiC基板 2 外延层 3 p阱区域 4 终端p阱区域 5 源极区域 6 接触区域 7 JTE区域 8 栅极氧化膜 9 场氧化膜 10 栅极电极 11 栅极布线 12 层间绝缘膜 13 硅化物 14 势垒金属 15 源极电极 16 栅极焊盘 17 漏极电极 18 铝膜 20 测温电阻体 21 温度感测焊盘 30 芯片。 说 明 书CN 102903702 A 1/8页 9 图 1 图 2 说 明 书 附 图CN 102903702 A 2/8页 10 图 3 图 4 说 明 书 附 图CN 102903702 A 10 3/8页 11 图 5 图 6 说 明 书 附 图CN 102903702 A 11 4/8页 12 图 7 图 8 说 明 书 附 图CN 102903702 A 12 5/8页 13 图 9 说 明 书 附 图CN 102903702 A 13 6/8页 14 图 10 说 明 书 附 图CN 102903702 A 14 7/8页 15 图 11 说 明 书 附 图CN 102903702 A 15 8/8页 16 图 12 图 13 说 明 书 附 图CN 102903702 A 16