抵抗软错误的电子电路和布局.pdf

1、(10)申请公布号 CN 102640420 A (43)申请公布日 2012.08.15 C N 1 0 2 6 4 0 4 2 0 A *CN102640420A* (21)申请号 201080024915.6 (22)申请日 2010.04.20 61/214,071 2009.04.20 US 61/335,845 2010.01.12 US 61/336,027 2010.01.15 US 61/338,710 2010.02.23 US 12/763,139 2010.04.19 US H03K 19/173(2006.01) H03K 19/0175(2006.01) (71)申

2、请人克拉斯利亚 地址美国加利福尼亚州 (72)发明人克拉斯利亚 (74)专利代理机构北京律盟知识产权代理有限 责任公司 11287 代理人章蕾 (54) 发明名称 抵抗软错误的电子电路和布局 (57) 摘要 本发明包括一种有效地保护电子电路使其不 遭受软错误(非破坏性错误)的布局方法和电路 单元，所述电路单元经保护而不遭受软错误。本发 明将布局方法应用于循序和组合逻辑以产生具有 抵抗单一事件产生的软错误的网表和布局的特定 电路单元。本发明还设计出应如何相对于彼此布 局和放置两个或两个以上此类单元以便具有最佳 全局软错误保护的方法。 (30)优先权数据 (85)PCT申请进入国家阶段日 2011

3、.12.05 (86)PCT申请的申请数据 PCT/US2010/031806 2010.04.20 (87)PCT申请的公布数据 WO2010/123940 EN 2010.10.28 (51)Int.Cl. 权利要求书5页 说明书10页 附图29页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 5 页 说明书 10 页 附图 29 页 1/5页 2 1.一种循序逻辑单元(也称为锁存器)，其包括四个反相器电路，每一反相器包括至少 一个p型MOSFET和至少一个n型MOSFET，其中所述反相器已连接作为双互锁单元DICE，所 述单元具有四个网络(编号为1、2、3、4)

4、，每一网络连接到一个反相器输出且连接到两个栅 极，使得第n网络连接到第n反相器的输出，连接到第(n+1)反相器的所述p型MOSFET的 栅极，且连接到第(n-1)反相器的所述n型MOSFET栅极，这以循环方式进行(使得当n0 时，n-1指代第4网络，且当n4时，n+1指代第一网络)，网络1和3携载相同电压状态 且网络2和4携载网络1和3的所述电压状态的反转形式，每一网络具有一个p型漏极触 点区域(表示为p1、p2、p3、p4)和一个n型漏极触点区域(表示为n1、n2、n3、n4)，这些触 点区域是原始漏极触点区域，这些触点区域的MOSFET是原始8个MOSFET，且由这些MOSFET 形成的D

5、ICE电路单元是原始电路单元，所述循序逻辑单元包括： a)布置，其中所述四个网络中的每一者的所述触点区域沿着所述布局中的线放置，以 及 b)所述漏极触点区域沿着所述布局中的所述线以以下次序中的任一者放置： n3、n4、p4、p1、n1、n2、p2、p3 n4、n3、p4、p3、n2、n1、p2、p1 n2、n3、p4、p3、n2、n1、p2、p1 n4、n1、n3、n2、p3、p2、p1、p4 n1、n4、n3、n2、p2、p3、p4、p1 n1、n4、n3、n2、p4、p3、p2、p1 n4、p4、n3、p3、n2、p2、n1、p1 且在考虑电路对称性的情况下以可从这些配置自然导出的任何次序

6、放置，包含循环置 换，或以下漏极触点区域对n1、n3、n2、n4、p1、p3和p2、p4的互换。 2.根据权利要求1所述的循序逻辑单元，其进一步包括第一组额外MOSFET，所述 组额外MOSFET包括执行数据到所述循序逻辑单元中的计时输入的一个或一个以上额外 MOSFET，所述循序逻辑单元包括： a)布置，其中所述第一组额外MOSFET的所述漏极触点区域沿着与所述原始MOSFET的 所述漏极触点区域相同的线放置，且使得所述第一额外MOSFET的所述漏极触点区域与其 所连接到的相同类型(n型或p型)的所述原始漏极触点区域共享或邻近放置。 3.根据权利要求2所述的循序逻辑单元，借此以使得所述额外M

7、OSFET在电路网表所允 许的程度上保持来自权利要求1的所述原始循序DICE电路和布局的对称性的方式添加所 述额外MOSFET，所述循序逻辑单元包括： a)布置，其中以使得相同数目和类型的额外MOSFET以相同的方式连接到所述原始电 路中的所述原始网络中的每一者的方式添加所述额外MOSFET，或 b)布置，其中以使得组合添加到所述原始电路中的两个第一非连续电路网络(其携 载相同信号)的MOSFET具有与组合添加到所述原始电路中的两个另外的非连续电路网 络(其携载与所述前两个非连续电路网络相反的信号)的MOSFET相同数目和类型的额外 MOSFET及相同的连接的方式添加所述额外MOSFET。 4

8、.根据权利要求1所述的循序逻辑单元，其包括： a)布置，其中第一额外n型MOSFET串联连接到所述DICE锁存器电路中的每一原始n 权 利 要 求 书CN 102640420 A 2/5页 3 型MOSFET；以及 b)布置，其中第二和第三n型MOSFET彼此串联连接，且与所述原始和第一所添加n型 MOSFET中的每一者并联连接，借此网络1和3的第三所添加MOSFET的栅极连接到数据信 号，网络2和4的第三所添加MOSFET的栅极连接到所述数据信号的反转形式，第二所添加 MOSFET(针对每一网络)的栅极连接到计时信号，且第一所添加MOSFET的栅极连接到所述 计时信号的反转形式；以及 c)所

9、述所添加MOSFET的所述漏极触点区域与其所连接到的所述原始MOSFET的相同类 型的所述漏极触点区域共享或邻近放置。 5.根据权利要求1所述的循序逻辑单元，其包括： a)布置，其中第一额外p型MOSFET串联连接到所述DICE锁存器电路中的每一原始p 型MOSFET；以及 b)布置，其中第二和第三p型MOSFET彼此串联连接，且与所述原始和第一所添加p型 MOSFET中的每一者并联连接，借此网络1和3的第三所添加MOSFET的栅极连接到数据信 号，网络2和4的第三所添加MOSFET的栅极连接到所述数据信号的反转形式，第一所添加 MOSFET(针对每一网络)的栅极连接到计时信号，且第二所添加M

10、OSFET的栅极连接到所述 计时信号的反转形式；以及 c)所述所添加MOSFET的所述漏极触点区域与其所连接到的所述原始MOSFET的相同类 型的所述漏极触点区域共享或邻近放置。 6.根据权利要求4或权利要求5所述的循序逻辑单元，其进一步含有另外额外 MOSFET，所述另外额外MOSFET用于产生携载所述数据信号的所述反转形式的一个或一个 以上网络以及携载所述计时信号的所述反转形式的一个或一个以上网络，所述循序逻辑单 元包括： a)布置，其中所述另外额外MOSFET的所述触点区域以使得其使对所述原始布局的所 述对称性的扰乱最小化的方式添加到所述布局；以及 b)如果所述另外额外MOSFET中的任

11、一者使得影响这些另外额外MOSFET中的一者的第 一触点区域以及所述DICE元件的一个另外的第二触点区域的单一事件可导致所述整个元 件的状态改变，那么此第一触点区域在所述布局中沿着所述线放置在距所述第二触点区域 尽可能远的位置处。 7.根据权利要求1所述的循序逻辑单元，其包括： a)布置，其中两个第一额外n型MOSFET串联连接到在所述DICE锁存器电路中分别连 接到节点1和2的所述原始n型MOSFET，且两个第一p型MOSFET串联连接到在所述DICE锁 存器电路中分别连接到节点1和4的所述原始p型MOSFET，且对于如此串联连接的所述两 个MOSFET中的每一者，相同类型的第二和第三MOS

12、FET彼此串联连接，且在所述电路中的已 添加所述第一额外MOSFET的位置处，并联连接到所述原始和第一额外MOSFET中的每一者， 借此网络1的第三所添加MOSFET的栅极连接到数据信号，网络2和4的第三所添加MOSFET 的栅极连接到所述数据信号的反转形式，第二所添加n型MOSFET和第一所添加p型MOSFET 的栅极连接到计时信号，且第一所添加n型MOSFET和第二所添加p型MOSFET的栅极连接 到所述计时信号的反转形式，因此形成用于所述数据和反转数据信号的过滤锁存器；或 b)布置，其中以与所述原始DICE电路中的3个其它节点等效的方式例如通过循环置换 权 利 要 求 书CN 10264

13、0420 A 3/5页 4 添加所述MOSFET；以及 c)所述所添加MOSFET的所述漏极触点区域与其所连接到的所述原始MOSFET的相同类 型的所述漏极触点区域共享或邻近放置。 8.一种双重组合电路，其中所述电路携载数据信号的初级和冗余副本，所述冗余信号 为所述初级信号的反转形式，且其中每一逻辑门由对所述初级信号进行操作的常规逻辑门 和作为所述常规逻辑门的反转形式的对所述冗余(反转)信号进行操作的反转逻辑门组 成，所述反转逻辑门具有通过使所述常规逻辑门的真值表中的每个信号反转而提供的功 能，所述双重组合电路包括： a)布局布置，其中所述组合的常规和反转逻辑门经布局使得所述布局中单一事件对所

14、 述电路的状态具有相同影响的两个触点区域之间不存在直线，除非单一事件对所述电路的 所述状态具有相反影响的前两个触点区域之间存在另一触点区域，即，如果影响第一触点 区域的单一事件具有在所述初级信号上产生错误的影响，且第二节点上的单一事件具有在 所述冗余(反转信号)上产生错误的影响，那么单一事件具有与所述第一或第二触点区域 上的影响相反的影响的一个或一个以上第三触点区域应放置在所述第一与第二触点区域 之间。 9.根据权利要求8所述的双重组合电路，其中所述初级逻辑门是NAND门，且所述反转 冗余逻辑门是NOR门。 10.一种双重组合电路，其包括两个互相耦合的c元件，其中第一c元件的输入中的一 者连接

15、到逻辑数据输入信号，且另一c元件的输入中的一者连接到所述数据信号的反转形 式，且每一c元件的输出连接到另一c元件的输入中的一者，所述双重组合电路包括： a)布局布置，其中连接到所述电路元件中的节点的所有所述触点区域沿着所述布局中 的线放置；以及 b)如果px是所述p型MOSFET的漏极，且nx是所述n型MOSFET的漏极， 其连接到输出节点x，且示意图中的邻近节点排序为0、1，那么沿着所述线的节点经排 序使得单一事件对所述电路状态具有相同影响的两个节点始终被对所述电路状态具有相 反影响的另一节点分离，此包含以下节点次序：p0、p1、n1、n0，以及此次序的任何循环置 换，以及以下节点互换的任何

16、次序：奇n型、偶n型、奇p型、奇n型对。 11.一种电子电路，其包括形成权利要求1中的类型的两个互相耦合的DICE锁存器的 五个电路节点，借此这两个DICE锁存器共享存储节点中的3个和连接到这3个节点的个别 装置，且借此当在所述互相耦合的DICE电路中来自不共享的两个不同节点的信号将被连 接到其漏极连接到所述共享节点中的一者的MOSFET的相同栅极时，接着此MOSFET由相同 类型的两个并联MOSFET代替，且所述信号中的一者连接到所述两个并联MOSFET中的一者， 且另一信号连接到另一并联MOSFET，所述电子电路具有用以计时输入数据信号的添加的装 置，所述电路含有校正单一错误的错误校正方法

17、，所述电子电路包括： a)布置，其中所述电路中的所有漏极触点区域布置在所述布局中的线中；以及 b)其中，如果px是所述p型MOSFET的漏极，且nx是所述n型MOSFET的漏极，其连接 到节点x，且DICE示意图中的邻近节点排序为0、1、2、3、4，那么沿着所述线的所述漏极触点 区域根据第US2009/0184733号美国专利申请案中的方法和本发明的权利要求1而排序，此 包含以下节点次序：n0、p0、p1、n1、n2、p2、p3、n3、n4、p4，以及此次序的任何循环置换， 权 利 要 求 书CN 102640420 A 4/5页 5 以及以下节点互换的任何次序：奇n型、偶n型、奇p型、奇n型

18、对，其还包含次序n4、p4、 n3、p3、n2、p2、n1、p1、n0、p0，此外，当n型或p型漏极触点在所述布局中出现两次时，相 同类型的两个节点可彼此靠近或靠近其它节点而插入，借此始终维持上文此权利要求中的 规则(邻近节点具有相反影响)，一个此类布置次序为n3、n0、p0、p1、n1、n2、p2、p3、n3、 n4、p4、p1。 12.一种电子电路，其包括形成三个互相耦合的DICE锁存器的6个存储节点，借此所 述3个DICE锁存器中的每一者由所述6个电路节点中的4个电路节点的(不相同)组组 成，且第一DICE锁存器与第二DICE锁存器共享3个电路节点，所述第二DICE锁存器与第 三DICE

19、锁存器共享3个电路节点，且其中仅连接到共享节点的装置也被共享，且借此当在 所述互相耦合的DICE电路中来自两个不同节点的信号将被连接到MOSFET的相同栅极时， 接着此MOSFET由相同类型的两个并联MOSFET代替，且所述信号中的一者连接到所述两个 并联MOSFET中的一者，且另一信号连接到另一并联MOSFET，所述电子电路具有用以计时输 入数据信号的添加的装置，所述电子电路含有校正单一错误的错误校正方法，所述电子电 路包括： a)布置，其中所述电路中的所有漏极触点区域布置在所述布局中的线中；以及 b)其中，如果px是所述p型MOSFET的漏极，且nx是所述n型MOSFET的漏极，其连接 到

20、节点x，且示意图中的邻近节点排序为0、1、2、3、4、5，那么沿着所述线的所述漏极触点区 域根据第12/354,655号美国专利申请案中的方法和本发明的权利要求1而排序，此包含以 下节点次序：n0、p0、p1、n1、n2、p2、p3、n3、n4、p4、p5、n5，以及此次序的任何循环置换， 以及以下节点互换的任何次序：奇n型、偶n型、奇p型、奇n型对，其还包含次序n5、p5、 n4、p4、n3、p3、n2、p2、n1、p1、n0、p0，此外，当n型或p型漏极触点在所述布局中出现两次 时，相同类型的两个节点可彼此靠近或靠近其它节点而插入，借此始终维持上文此权利要 求中的规则(邻近节点具有相反影响

21、)，一个此类布置次序为n3、n0、p0、p1、n1、n2、p2、 p3、n3、n4、p4、p5、n5、n4。 13.一种电子电路，其包括权利要求8和9的双重组合逻辑单元，以及权利要求7和10 的循序逻辑单元和过滤器单元，以及其它单元，其中： a)一组连接的双重组合单元相对于彼此放置使得影响两个或两个以上单元的单一事 件不能产生错误，这使得其可对所述双重逻辑所携载的所述信号两者产生总体电路功能方 面的错误；以及 b)在所述组单元的末端处放置过滤器，所述过滤器使得其将防止所述两个双重逻辑信 号中的一者上的错误传播，因此使所述组中的所述单元相对于(同时)影响所述组和并非 所述组的一部分的任何其它单元

22、的单一事件在所述总体电路上的动作而与所述组外部的 单元解耦。 14.一种用于布局电子电路的方法，其中所述电子电路包括电路单元，所述方法包括： a)每一单元的布局产生，使得使用第12/354,655号美国专利申请案的权利要求1和2 中的方法减小某些方向上的错误横截面；以及 b)单元的一个或一个以上群组的识别，所述群组中的两个或两个以上单元中的同时错 误将导致总体电路功能方面的错误或性能降低，且将所有单元放置在此群组中使得其均定 位在所述群组中其它单元的减小的横截面的方向上。 权 利 要 求 书CN 102640420 A 5/5页 6 15.一种用于布局电子电路的方法，其包括： a)布置，其中对

23、于一些第一n型触点区域，将第二n型MOSFET添加到所述触点区域附 近，借此第一漏极触点区域形成所述第二MOSFET的漏极触点区域，且所述第二MOSFET的源 极触点区域连接到高功率(VDD)，且所述第二MOSFET的栅极始终连接到低功率(VSS)；以及 b)布置，其中对于一些第一p型触点区域，将第二p型MOSFET添加到所述触点区域附 近，借此所述第一漏极触点区域形成所述第二MOSFET的漏极触点区域，且所述第二MOSFET 的所述源极触点区域连接到低功率(VSS)，且所述第二MOSFET的所述栅极始终连接到高功 率(VDD)。 权 利 要 求 书CN 102640420 A 1/10页 7

24、 抵抗软错误的电子电路和布局 0001 A.相关申请案的交叉参考： 0002 本申请案并入有2010年4月19日申请的第12/763,139号美国申请案以及以下美 国临时申请案且主张其权益，所述美国申请案和临时申请案以引用的方式包含在本文中： 0003 2009年4月20日申请的US 61/214,071 0004 2010年1月12日申请的US 61/335,845 0005 2010年1月15日申请的US 61/336,027 0006 2010年2月23日申请的US 61/338,710 0007 此PCT申请案的基础美国专利申请案(第12/763,139号美国申请案)是2009年 1月

25、15日申请的第12/354,655号美国申请案以及2009年1月15日申请的对应的第PCT/ US2009/031160号PCT申请案的部分接续申请案。 0008 B.政府支持： 0009 本发明是在DTRA颁发的HDTRA1-09-P0011条约下受政府支持作出的。政府对于 本发明拥有某些权利。 0010 C.对序列列表、表等的参考： 0011 不适用。 技术领域 0012 本发明包括一种有效地保护逻辑电路使其不遭受软错误(非破坏性错误)的布局 方法和电子单元，所述电子单元以及布局经保护而不遭受软错误。 背景技术 0013 针对单一事件错误的当前以设计抗辐射(radhard-by-desig

26、n)技术包含三重(三 模冗余，TMR)或双重(例如，内建软错误恢复，BiSER)。这些电路携载信号的两个或两个以 上冗余副本，且使用某一形式的表决或过滤电路来确定冗余信号中的正确信号。过滤防止 信号在冗余信号中的一者错误(通过与冗余信号的值进行比较)的情况下通过，且表决电 路从若干(3个或3个以上)冗余信号中的大多数选择正确信号。这些技术产生不合需要 的功率和面积开销，且这些技术的当前型式不能处置MBU或SEMU。也可(松散地)分类为 RHBD的存储器的错误校正代码(ECC)比双重/三重更有效，且可以额外开销处置存储器电 路中的多个错误。然而，对应的错误校正对逻辑电路的应用非常有限且是应用特定

27、的(例 如，专门检验电路IP的选择性奇偶校验或插入)。 0014 抵抗软错误的设计的布局技术的当前技术水平主要由简单间隔和设定大小组成， 且在于添加额外触点。本申请案中的新的发明所基于的第12/354,655号美国专利申请案 中的电路单元和布局方法是一种使用布局设计技术防范软错误的新的方式。 发明内容 0015 本发明包括一种有效地保护电子电路使其不遭受软错误(非破坏性错误)的布局 说 明 书CN 102640420 A 2/10页 8 方法和电子单元，所述电子单元及布局经保护而不遭受软错误。其基于第12/354,655号美 国专利申请案。 0016 本发明将12/354,655的方法应用于循

28、序和组合逻辑以产生具有抵抗单一事件产 生的软错误的网表和布局的特定电子单元。其还设计出关于两个或两个以上此类单元应如 何相对于彼此布局和放置以便具有最佳全局软错误保护的方法。 附图说明 0017 图1是锁存器单元中的初级相反节点。 0018 图2是锁存器电路的相反节点的主要布置。 0019 图3是具有节点1-4的DICE锁存器单元(现有技术Nic05)的基本网表。p1-p4 和n1-n4分别是pMOSFET漏极和nMOSFET漏极。 0020 图4是DICE锁存器单元的布局的第一优选布局布置。ns/ps是漏极邻近的两个金 属氧化物半导体场效应晶体管(mosfet)的源极触点。p1-p4和n1-

29、n4分别是4个主要存储 节点的pMOSFET漏极和nMOSFET漏极。n和p节点的任何循环同时置换将是等效的(且是 本发明的一部分)。金属氧化物半导体场效应晶体管可放置在单独的有源区域中，或邻近的 n和p节点可放置在同一有源区域中。MOSFET源极可放置在漏极的线上或放置在垂直于漏 极节点的线的方向上。阱触点可仅放置在任一侧上，或还围绕邻近节点对。所述节点还可 以服从以下规则的不同次序布置：两个邻近n漏极或两个邻近p漏极始终为奇/偶对(例 如，p1和p2，或n2和n3)，邻近n漏极到p漏极始终为奇/奇或/和偶/偶对(例如，n2和 p2，或p3和n1)。 0021 图5是对应于第二优选布置的网表

30、。可或可不包含黄色MOSFET，只要节点6连接 到图5中的漏极6a，且p1和6a为物理上分离的即可。 0022 图6是第二优选布局布置。ns/ps是漏极邻近的两个金属氧化物半导体场效应晶 体管的源极触点。节点6a和6b连接。可或可不包含邻近于节点6a的黄色栅极(两个变 型均包含在技术方案中)，但p1和6a为物理上分离的。所述布局从图1中的布局导出，且 关于节点置换、有源、源极和阱触点布置的相同变型适用。 0023 图7是对应于第三优选布置的网表。可或可不包含黄色MOSFET，只要节点6连接 到图4中的漏极6a，且p1和6a为物理上分离的，且节点7连接到图4中的漏极7a，且n1 和7a为物理上分

31、离的即可。 0024 图8是第三优选布局布置。ns/ps是漏极邻近的两个金属氧化物半导体场效应晶 体管的源极触点。节点6a-6b连接，节点7a/7b也连接。可或可不包含邻近于节点6a和7a 的黄色栅极(两个变型均包含在技术方案中)，但邻近漏极区域为物理上分离的。所述布局 从图1中的布局导出，且关于节点置换、有源、源极和阱触点布置的相同变型适用。 0025 图9是对应于第四优选布置的网表。可或可不包含黄色MOSFET，只要节点6连接 到图8中的漏极6a、7连接到到7a、8连接到8a且9连接到9a，且6a、7a、8a、9a与其邻近主 要漏极节点为物理上分离的即可。 0026 图10是第四优选布局布

32、置。ns/ps是漏极邻近的两个金属氧化物半导体场效应 晶体管的源极触点。节点6a/6b、7a/7b、8a/8b以及9a/9b连接。可或可不包含邻近于节点 6a、7a、8a、9a的黄色栅极(两个变型均包含在技术方案中)，但节点6a、7a、8a、9a与其邻近 说 明 书CN 102640420 A 3/10页 9 MOSFET漏极为物理上分离的。所述布局从图1中的布局导出，且关于节点置换、有源、源极 和阱触点布置的相同变型适用。自然，技术方案还涵盖其中已包含或省略额外节点6a/6b、 7a/7b、8a/8b、9a/9b的组合的各种额外变型。 0027 图11是使用放置和设定大小来确保完全抵抗单一和

33、多个节点单一事件影响的双 重锁存器单元(例如，BISER)的电路示意图和布局。对于影响若干节点的单一事件，初级 锁存器仅可在节点1为高时被扰动，且冗余锁存器仅可在节点1(r)为低时被扰动。因此， 影响两个锁存器的任何单一事件仅可扰动BISER配置中的两个锁存器中的一者，且因此不 能产生错误。 0028 图12是技术方案9和10的双重电路的实例。在其中冗余和初级节点携载相反状 态的双重反相器中，如果ndrain0和pdrain1两者均受影响(如果D为高)或如果ndrain1 和pdrain0两者均受影响(D为低)，那么可产生初级和冗余节点两者上的错误信号。通 过放置节点使得如果粒子迹线穿过两个节

34、点(其可致使初级和冗余输出两者上的错误瞬 变)，那么所述迹线也通过其它节点，且网络的一者上的脉冲受到抑制。举例来说，考虑图中 的迹线；如果节点0为高，那么ndrain0上收集的电荷将把节点0拉低(错误瞬变)，节点 pdrain1上收集的电荷将把节点1拉高，然而节点ndrain1上收集的电荷将把节点1拉低， 使对pdrain1的影响相反，且保持节点1为低(即，防止节点1上的瞬变)。如果节点0为 低，那么节点ndrain1上收集的电荷将把节点1拉低(错误瞬变)，然而，ndrain0处收集的 电荷将保持节点0为低(即，防止节点0上的瞬变)。应指出，在一般情况下所有节点上将 存在一些脉冲，但将始终适用

35、的是，全摆幅脉冲(可传播的瞬变)仅可在双重节点中的一者 且仅一者上产生。 0029 图13是将保护性MOSFET装置添加到c元件过滤器电路的实例。将c元件(即， 在两个输入具有不同的电压状态的情况下变得浮动的网络)的输出的ndrain经由保护 MOSFET n1连接到接近输入网络2的ndrain的n型触点区域，或经由第二保护性MOSFET n2连接到输入网络2的ndrain。在布局使得c元件输出的ndrain和输入节点2的ndrain 是最敏感的触点区域对(即，其它互相敏感的触点区域分开较远，且/或其间具有其它相反 的触点区域)时，此保护将是充分的。与在DICE电路的情况下一样，可添加更具保护

36、性的 MOSFET装置以保护其它互相敏感的触点区域对(如果需要的话)。 0030 图14是具有节点1-4的DICE锁存器单元(现有技术)的基本网表。p1-p4和 n1-n4分别是pMOSFET漏极和nMOSFET漏极。 0031 图15是图14中的DICE示意图的布局中的节点的布置1。节点n1-n4是n型MOSFET 漏极，且p1-p4是p型MOSFET漏极，其分别连接到节点1-4。 0032 图16是图14中的DICE示意图的布局中的节点的布置2。节点n1-n4是n型MOSFET 漏极，且p1-p4是p型MOSFET漏极，其分别连接到节点1-4。 0033 图17是图14中的DICE示意图的

37、布局中的节点的布置3。节点n1-n4是n型MOSFET 漏极，且p1-p4是p型MOSFET漏极，其分别连接到节点1-4。 0034 图18是图14中的DICE示意图的布局中的节点的布置4。节点n1-n4是n型MOSFET 漏极，且p1-p4是p型MOSFET漏极，其分别连接到节点1-4。 0035 图19是图14中的DICE示意图的布局中的节点的布置5。节点n1-n4是n型MOSFET 漏极，且p1-p4是p型MOSFET漏极，其分别连接到节点1-4。 说 明 书CN 102640420 A 4/10页 10 0036 图20是具有对称计时的双互锁单元(DICE)锁存器。D和Dinv分别是数

38、据输入和 数据输入的反转形式，CLK是时钟，且CLKB1和CLKB2是CLK的反转形式。此处包含CLK的 反转形式作为两个单独的信号CLKB1和CLKB2，技术方案还涵盖CLKB1和CLKB2为相同信号 的情况(例如，如果CLKB提供在单元外部)。 0037 图21是图20中的DICE示意图的网络1、2、3和4的排序配置中的一者的第一、 第二和第三额外MOSFET的触点漏极区域的布局布置。节点n1-n4是n型MOSFET漏极，且 p1-p4是p型MOSFET漏极，其分别连接到节点1-4。额外MOSFET的漏极区域与其所连接到 的MOSFET的相同类型的漏极触点区域共享或邻近地放置。在信号Din

39、v、CLKB1、CLKB2(Dinv 是数据信号的反转形式，CLKB1和CLKB2是计时信号CLK的反转形式)不可从(单元的)外 部电路获得的情况下，其可通过插入1个反相器(针对Dinv)以及针对CLKB的一个或两个 反相器而产生。这些反相器可沿着此图中的布局中的节点的线插入或以其它方式插入。 0038 图22是图20中的DICE示意图的网络1、2、3和4的排序配置中的一者的第一、 第二和第三额外MOSFET的触点漏极区域的布局布置。节点n1-n4是n型MOSFET漏极，且 p1-p4是p型MOSFET漏极，其分别连接到节点1-4。额外MOSFET的漏极区域与其所连接到 的MOSFET的相同类

40、型的漏极触点区域共享或邻近地放置。在信号Dinv、CLKB1、CLKB2(Dinv 是数据信号的反转形式，CLKB1和CLKB2是计时信号CLK的反转形式)不可从(单元的)外 部电路获得的情况下，其可通过插入1个反相器(针对Dinv)以及针对CLKB的一个或两个 反相器而产生。这些反相器可沿着此图中的布局中的节点的线插入或以其它方式插入。图 23中展示一种在触点的线中插入两个时钟反相器的方式。 0039 图23是基于图20中的DICE示意图的DICE锁存器和图22的布局的DICE触发器 的布局中的节点的布置。两个时钟和两个数据反相器已放置于根据技术方案5所述的布局 中。注意：n1、p1、1全部

41、连接到电路网络1，n2、p2、2全部连接到电路网络2，等等。 0040 图24是基于图20中的DICE示意图的DICE锁存器和图22的布局的DICE触发器 的布局中的节点的布置。两个时钟和两个数据反相器已放置于根据技术方案5所述的布局 中。注意：n1、p1、1全部连接到电路网络1，n2、p2、2全部连接到电路网络2，等等。 0041 图25是使用信号和反转信号的新的DICE计时。双重逻辑(携载信号及其反转形 式)以使得任一逻辑路径上的所有错误直接通过锁存器计时而过滤(即不需要额外电路用 于过滤)的方式对DICE锁存器进行馈送。将不过滤两个逻辑路径上的同时错误。然而，使 用本发明中的技术，所述逻

42、辑可以使得不发生此类错误的方式布局。注意，如果从单元外部 供应CLKB，那么此示意图中的CLKB1和CLKB2可为保存信号，即此CLKB。如果在单元本身 中产生时钟的反转形式，那么应存在两个CLKB：1和2，与针对“常规”DICE计时所进行的方 式相同。 0042 图26是携载信号及其反转形式的双重逻辑的实例。NAND门和反转NAND门(即， NOR门)。 0043 图27是针对来自图26的双重NAND门的使用新的布局技术的主要布局。因为初 级NAND始终携载冗余NAND的相反信号(NOR)，所以此布局确保错误仅可影响信号路径 中的一者，绝不会影响两个路径。 0044 图28是双反转逻辑的过滤

43、器单元。此电路的两个输出节点编号为0(out)和 1(out inv )。 说 明 书CN 102640420 A 10 5/10页 11 0045 图29是针对图28所示的过滤器使用新的布局方法的布局。n0和p0分别是输出 节点0(out)的n型和p型漏极触点区域，且n1和p1分别是输出节点1(out inv )的n型和p 型漏极触点区域。 0046 图30是针对表决电路的基本双重双互锁单元(DICE)锁存器。 0047 图31是包含用以引入计时的第一变型的具有表决的双重双互锁单元(DICE)锁 存器。D和Dinv分别是数据输入和数据输入的反转形式，CLK是时钟，且CLKB0、CLKB1和

44、CLKB2是CLK的反转形式。此处包含CLK的反转形式作为三个单独的信号CLKB0、CLKB1和 CLKB2，技术方案还涵盖CLKB0、CLKB1和CLKB2为相同信号(或相对于其如何连接到电路中 而互换)的情况。 0048 图32是来自图31中的示意图的双重DICE表决电路中的节点的可能布置中的一 者。节点n0-n4是n型MOSFET漏极，且p0-p4是p型MOSFET漏极，其分别连接到节点0-4。 技术方案中包含节点的循环置换，以及任何两个奇p漏极、奇n漏极、偶p漏极、偶n漏极节 点对的任何位置交换。 0049 图33是针对表决电路的基本三重双互锁单元(DICE)锁存器。 0050 图34

45、是包含用以引入对称计时的第一变型的具有表决的三重双互锁单元(DICE) 锁存器。D和Dinv分别是数据输入和数据输入的反转形式，CLK是时钟，且CLKB0、CLKB1和 CLKB2是CLK的反转形式。此处包含CLK的反转形式作为三个单独的信号CLKB0、CLKB1和 CLKB2，技术方案还涵盖CLKB0、CLKB1和CLKB2为相同信号(或相对于其如何连接到电路中 而互换)的情况。 0051 图35是来自图34中的示意图的三重DICE表决电路中的节点的可能布置中的一 者。节点n0-n5是n型MOSFET漏极，且p0-p5是p型MOSFET漏极，其分别连接到节点0-5。 技术方案中包含节点的循环

46、置换，以及任何两个奇p漏极、奇n漏极、偶p漏极、偶n漏极节 点对的任何位置交换。 0052 图36是布局布置的实例。使用来自第12/354,655号美国专利申请案的技术产生 组合单元(D-R 2 i门)。这些门使得其个别抵抗所有错误。所述单元还抵抗沿着单元的长方 向(图中水平地)发生的单元间单一事件。此类单元例如在使用携载主要数据信号和主要 数据信号的反转形式的双重逻辑的逻辑中发生。然而，所述单元使得影响两个单元并命中 垂直于长方向(图中垂直地)的单元的单元间错误可(依据所实施的逻辑函数)在电路中 产生错误。所述布置沿着不可产生错误(既不通过单元内单一事件也不通过单元间单一事 件)的方向放置一

47、般考虑(例如区域路由等)可允许的一样多的组合门，且在每一链的末 端处放置过滤器单元，所述过滤器单元使得防止过滤器所分离的单元之间的单元间单一事 件产生总体电路错误。所述过滤器可为普通过滤器(D-R 2 i过滤器)或组合式锁存器-过 滤器(D-R 2 i锁存器与过滤器)。 0053 图37是如何应用新的布局方法来减小MBU率(但不一定移除单一错误)的说明。 0054 图38是经布局以具有水平方向(“下一SRAM单元(相同字)”的方向)上的减小 的错误横截面的SRAM单元。d0和d1是所存储数据，w是字线，bit和bit_b是位线。 具体实施方式 0055 本发明由减少或消除逻辑和存储器电路中的辐

48、射产生的软错误的影响的电路和 说 明 书CN 102640420 A 11 6/10页 12 布局组成。 0056 在第12/354,655号美国专利申请案中，描述一种布局方法，其提供用以产生抗辐 射布局的一般方法和步骤。此专利申请案中的发明涉及具有根据此方法产生的布局的特定 电路单元。 0057 在第12/354,655号美国专利申请案的布局方法中，执行分析，其根据考虑中的总 电路上此节点处的单一事件的影响而对布局中的所有触点区域进行分类。接着将节点放置 在布局中使得当单一事件影响若干节点时，所述单一事件影响为相反的且趋向于抵消。这 需要将对电路状态具有相反影响的布局触点区域放置成彼此接近，

49、而单一事件对电路具有 相同影响的区域不放置成彼此接近。此外，在后一情况下，单一事件具有相反影响的第三触 点区域在可能时可放置在前两个区域之间。第12/354,655号美国专利申请案还详述了如 何将所述技术应用于使用冗余网络的电路，包含双互锁单元(DICE)存储单元。 0058 本发明的某些元件涉及DICE存储单元的不同变型的布局布置。图15中展示DICE 的基本电路。DICE单元是循序逻辑存储单元，也称为锁存器，其包括4个反相器电路(反相 器电路在下文称为反相器)。每一反相器的输出为DICE电路的4个初级电路网络。在下文 中，这些网络和反相器编号为1、2、3、4，如图15中所示。取对第n网络或反相器的参考来表 示4个反相器中的任一者。对第(n+1)反相器的参考表示下一反相器或网络，且对第(n-1) 反相器的参考表示前一反相器或网络。举例来说，如果n取为2，即第二反相器或网络，那 么(n-1)等于1，即第一反相器或网络，且(n+1)为3，即第三反相器或网络。此外，如果此 编号为循环的(或周期性的)，