包括阱区的电子器件.pdf

1、10申请公布号CN101937913A43申请公布日20110105CN101937913ACN101937913A21申请号201010196580822申请日2010060312/495,27820090630USH01L27/02200601H01L23/52200601H01L29/06200601H01L21/77200601H01L21/76820060171申请人半导体元件工业有限责任公司地址美国亚利桑那72发明人GH罗切尔特GM格里瓦纳74专利代理机构中国国际贸易促进委员会专利商标事务所11038代理人金晓54发明名称包括阱区的电子器件57摘要本发明涉及一种包括阱区的电子器件。

2、包括集成电路的电子器件可包括隐埋传导区和覆盖在隐埋传导区上的半导体层，以及延伸通过半导体层并电连接到隐埋传导区的垂直传导结构。集成电路还可包括掺杂结构，该掺杂结构具有与隐埋传导区比较相反的传导类型、放置成与到半导体层的主表面相比更接近于相对的表面并电连接到隐埋传导区。集成电路还可包括阱区，该阱区包括半导体层的一部分，其中该部分覆盖在掺杂结构上并具有与掺杂结构比较更低的掺杂浓度。在其它实施方式中，掺杂结构可与隐埋传导区间隔开。30优先权数据51INTCL19中华人民共和国国家知识产权局12发明专利申请权利要求书2页说明书18页附图12页CN101937914A1/2页21一种包括集成电路的电子器

3、件，包括隐埋传导区；半导体层，其覆盖在所述隐埋传导区上，其中所述半导体层具有主表面和相对的表面，且所述隐埋传导区与到所述主表面相比更接近于所述相对的表面；第一垂直传导结构，其延伸通过所述半导体层并电连接到所述隐埋传导区；第一掺杂结构，其具有与所述隐埋传导层比较相反的传导类型，与到所述主表面相比更接近于所述相对的表面，并电连接到所述隐埋传导区；以及第一阱区，其包括所述半导体层的第一部分，其中所述第一部分覆盖在所述第一掺杂结构上；以及所述第一部分具有与所述第一掺杂结构比较更低的掺杂浓度。2如权利要求1所述的电子器件，其中所述第一掺杂结构包括相邻于所述隐埋传导区放置的水平部分；包括相邻于所述第一垂直

4、传导结构放置的垂直部分；以及电连接到所述第一垂直传导结构。3一种形成包括集成电路的电子器件的工艺，包括设置包括覆盖在隐埋传导区上的半导体层的基底，其中所述半导体层具有主表面和相对的表面，且所述隐埋传导区放置成与到所述主表面相比更接近于所述相对的表面；在所述半导体层内形成第一掺杂结构，其中所述第一掺杂结构放置成与到所述主表面相比更接近于所述相对的表面，并具有与所述隐埋传导区比较相反的传导类型；以及形成延伸通过所述半导体层的第一垂直传导结构，其中，在完成的器件中第一阱区包括覆盖在所述第一掺杂结构上的所述半导体层的第一部分；以及所述隐埋传导区、所述第一掺杂结构和所述第一垂直传导结构彼此电连接。4如权

5、利要求3所述的工艺，其中设置所述基底并形成所述第一掺杂结构的步骤包括设置包括所述隐埋传导区上的、所述半导体层的第一部分的基底；选择性地掺杂所述半导体层的所述第一部分以形成所述第一掺杂结构的水平部分；使所述半导体层的第二部分外延地生长；以及选择性地掺杂所述半导体层的所述第二部分以形成所述第一掺杂结构的垂直部分。5如权利要求1或2所述的电子器件或如权利要求3或4所述的工艺，其中所述第一阱区还包括第二掺杂结构，其中所述第二掺杂结构与所述第一掺杂结构间隔开；所述第一掺杂结构包围所述第二掺杂结构；以及与所述第一阱区的所述第一部分相比，所述第二掺杂结构具有更高的掺杂浓度。6如权利要求1或2所述的电子器件或

6、如权利要求3或4所述的工艺，其中所述电子器件还包括第二阱区，所述第二阱区包括所述半导体层的第二部分，其中所述第二阱区与所述第一阱区和所述第一掺杂结构间隔开。7如权利要求6所述的电子器件或工艺，其中所述电子器件还包括第三阱区，其包括所述半导体层的第三部分，其中所述第三阱区与所述第一阱区和第二阱区间隔开；以及权利要求书CN101937913ACN101937914A2/2页3第四阱区，其包括所述半导体层的第四部分，其中所述第四阱区与所述第一阱区、第二阱区和第三阱区间隔开。8如权利要求7所述的电子器件或工艺，其中所述第一阱区是P阱区；所述第二阱区是N阱区；所述第三阱区是另一P阱区；以及所述第四阱区是

7、另一N阱区。9如权利要求7所述的电子器件或工艺，其中所述集成电路还包括第一功率晶体管，其包括第一载流电极、第二载流电极和第一控制电极，其中所述第一载流电极耦合到第一端子；第二功率晶体管，其包括第三载流电极、第四载流电极和第二控制电极，其中所述第二载流电极、所述第三载流电极和所述隐埋传导区彼此电连接，以及所述第四载流电极耦合到设计成在与所述第一端子不同的电压处操作的第二端子；在所述第一阱区内的第一电子部件，其中所述第一部件是耦合到所述第一控制电极的第一控制电路的部分；在所述第二阱区内的第二电子部件，其中所述第二部件是耦合到所述第一控制电极的所述第一控制电路的部分；在所述第三阱区内的第三电子部件，

8、其中所述第三部件是耦合到所述第二控制电极的第二控制电路的部分；以及在所述第四阱区内的第四电子部件，其中所述第四部件是耦合到所述第二控制电极的所述第二控制电路的部分。10一种包括集成电路的电子器件，包括隐埋传导区；半导体层，其覆盖在所述隐埋传导区上，其中所述半导体层具有主表面和相对的表面，且所述隐埋传导区放置成与到所述主表面相比更接近于所述相对的表面；垂直传导结构，其延伸通过所述半导体层并电连接到所述隐埋传导区；阱区，其包括掺杂结构，其中所述掺杂结构与所述隐埋传导区和所述垂直传导结构中的每一个间隔开；以及场效应晶体管，其至少部分地位于所述第一阱区内。权利要求书CN101937913ACN1019

9、37914A1/18页4包括阱区的电子器件技术领域0001本公开涉及电子器件和形成电子器件的工艺，尤其是涉及包括绝缘阱区的电子器件和形成其的工艺。背景技术0002金属氧化物场效应晶体管MOSFET是一般类型的功率开关器件。MOSFET包括源极区、漏极区、在源极区和漏极区之间延伸的沟道区、以及邻近沟道区设置的栅极结构。栅极结构包括栅电极层，该栅电极层邻近沟道区布置，并由一薄介质层而与沟道区间隔开。0003当MOSFET在接通状态中时，电压施加到栅极结构以在源极区和漏极区之间形成传导沟道区，这允许电流流经该器件。在截止状态中，施加到栅极结构的任何电压足够低，使得传导沟道不形成，因而电流流动不出现。

10、在截止状态期间，设备必须支持源极区和漏极区之间的高电压。0004在特定的应用中，一对功率晶体管可用于允许输出在两个不同的电压之间转换。输出可连接到高侧功率晶体管的源极和低侧功率晶体管的漏极。当高侧功率晶体管被启动时，输出将处在相应于高侧功率晶体管的漏极上的电压的电压处，而当低侧功率晶体管被启动时，输出将处在相应于低侧功率晶体管的源极的电压处。在特定的物理实施方式中，高侧功率晶体管和低侧功率晶体管一般是在单独的晶粒上的分立的晶体管，这些晶粒通过焊线或其它类似的互连而彼此互连。进一步地，这两个功率晶体管的控制电路在又一个单独的晶粒上。互连增加了电子器件包括高侧和低侧功率晶体管的寄生特征，这是不希望

11、有的。附图说明0005实施方式作为例子示出且并不限制在附图中。0006图1包括工件的某些部分的横截面视图的图示，包括隐埋传导区、半导体层和隐埋掺杂区。0007图2包括在形成另一半导体层和其它隐埋掺杂区之后图1的工件的部分的横截面视图的图示。0008图3包括在形成又一半导体层以完成复合半导体层的形成之后图2的工件的部分的横截面视图的图示。0009图4包括在形成注入式屏蔽层和在半导体层内的垂直掺杂区之后图3的工件的部分的横截面视图的图示。0010图5包括在形成衬垫层、终止层、另一掩蔽层和在半导体层内的垂直掺杂区之后图4的工件的部分的横截面视图的图示。0011图6包括在形成牺牲侧壁隔板、延伸通过半导

12、体层的沟槽和绝缘侧壁隔板之后图5的工件的部分的横截面视图的图示。0012图7包括在形成传导结构之后图6的工件的部分的横截面视图的图示。说明书CN101937913ACN101937914A2/18页50013图8包括在形成传导插塞之后图7的工件的部分的横截面视图的图示。0014图9包括在形成绝缘层和图案化的传导层之后图8的工件的部分的横截面视图的图示。0015图10包括在形成高侧功率晶体管和低侧功率晶体管之后图9的工件的部分的横截面视图的图示。0016图11到15包括在如关于图1到9描述的一个或多个部分中形成示例性电子部件之后图9的工件的部分的横截面视图的图示。0017图16包括根据可选实施方

13、式在形成半导体层和在半导体层内的掺杂区之后图1的工件的一部分的横截面视图的图示。0018图17包括根据可选实施方式在形成沟槽、传导结构和传导插塞之后图4的工件的一部分的横截面视图的图示。0019图18包括根据可选实施方式在形成沟槽、掺杂半导体隔板、绝缘侧壁隔板和传导结构之后图4的工件的一部分的横截面视图的图示。0020图19包括根据可选实施方式在形成沟槽和绝缘侧壁隔板之后图4的工件的一部分的横截面视图的图示。0021图20包括根据可选实施方式在延伸沟槽并形成传导结构和传导插塞之后图18的工件的一部分的横截面视图的图示。0022技术人员认识到，附图中的元件为了简单和清楚起见而示出，且不一定按比例

14、绘制。例如，附图中的一些元件的尺寸可相对于其它元件放大，以帮助提高对本发明的实施方式的理解。具体实施方式0023提供结合附图的下面的描述，以有助于理解这里公开的教导。下面的讨论将集中于教导的特定的实现和实施方式。这种重点描述被提供以有助于描述教导，且不应被解释为对教导的范围或应用性的限制。然而，在本申请中当然可利用其它教导。0024如这里使用的，相对于区或结构的术语“水平定向的”和“垂直定向的”指电流流经这样的区或结构的主要方向。更具体地，电流可在垂直方向、水平方向或垂直和水平方向的组合上流经区或结构。如果电流在垂直方向上或在其中垂直分量大于水平分量的方向的组合上流经区或结构，则这样的区或结构

15、将称为垂直定向的。类似地，如果电流在水平方向上或在其中水平分量大于垂直分量的方向的组合上流经区或结构，则这样的区或结构将称为水平定向的。0025术语“正常操作”和“正常操作状态”指电子部件或器件被设计来操作的条件。这些条件可从数据表或其它关于电压、电流、电容、电阻或其它电子参数的其它信息获得。因此，正常操作不包括完全超出其设计限制来操作电子部件或器件。0026术语“COMPRISES包括”、“COMPRISING包括”、“INCLUDES包括”、“INCLUDING包括”、“HAS具有”、“HAVING具有”或其任何其它变形用来涵盖非排他的包括。例如，包括一列特征的方法、物品或装置不一定只限于

16、那些特征，而是可包括没有明确列出的或这样的方法、物品或装置所固有的其它特征。进一步地，除非相反地明确说明，“或”指包括的或而不是排他的或。例如，条件A或B由下列项中的任何一个满足A为说明书CN101937913ACN101937914A3/18页6真或存在和B为假或不存在、A为假或不存在和B为真或存在、以及A和B都为真或存在。0027此外，“A”或“AN”的使用用于描述这里所述的元件和部件。这仅仅为了方便起见而进行并给出本发明的范围的一般意义。该描述应被理解为包括一个或至少一个，且单数也包括复数，反之亦然，除非它有另外的意思。例如，当这里描述单个项目时，多于一个的项目可代替单个项目来使用。类似

17、地，在这里描述多于一个的项目的场合，单个项目可代替所述多于一个的项目。0028相应于元素周期表内的列的族成员使用“新符号”约定，如在CRCHANDBOOKOFCHEMISTRYANDPHYSICS，81STEDITION20002001中看到的。0029除非另外定义，这里使用的所有技术和科学术语具有与本发明所属的领域中的普通技术人员通常理解的相同的含义。材料、方法和例子仅仅是例证性的，而没有被规定为限制性的。在没有在这里描述的程度上，关于特定的材料和处理行动的很多细节是常规的，并可在教科书以及半导体和电子领域内的其它源中找到。0030在图1到9中，示出工件的六个不同的部分，以提高对在同一工件上

18、形成不同类型的电子部件时处理操作的效应的理解。这些电子部件可为同一集成电路的部分。较接近于附图顶部的图示相应于高侧功率晶体管和可能耦合到或以另外方式相关于高侧功率晶体管的电子部件，且较接近于附图底部的图示相应于低侧功率晶体管和可能耦合到或以另外方式相关于低侧功率晶体管的电子部件。0031图1包括工件100的一部分的横截面视图的图示。在图1中示出了集成电路的很多不同部分。更具体地，部分122包括集成电路的一部分，其中将形成电连接到隐埋传导区102的P阱区，部分124包括集成电路的另一部分，其中将形成N阱区，部分126将包括该集成电路的另一部分，其中将形成高侧功率晶体管。部分132包括集成电路的一

19、部分，其中将形成另一P阱区，部分134包括集成电路的另一部分，其中将形成另一N阱区，部分136包括集成电路的又一部分，其中将形成低侧功率晶体管。0032在特定的实施方式中，由部分126中的高侧晶体管支持的或结合该高侧晶体管使用的电子部件可在部分122和124内形成，而由部分136中的低侧晶体管支持的或结合该低侧晶体管使用的电子部件可在部分132和134内形成。0033在图1中，工件100包括隐埋传导区102。隐埋传导区102可包括族14元素即，碳、硅、锗或其任何组合，或可为重N型或P型掺杂的。为了此说明书的目的，重掺杂用来表示至少1019ATOMS/CM3的峰值掺杂浓度，而轻掺杂用来表示小于1

20、019ATOMS/CM3的峰值掺杂浓度。隐埋传导区102可为重掺杂基底例如，重N型掺杂晶片的一部分，或可为覆盖在相反的传导类型的基底上或覆盖在位于基底和隐埋掺杂区之间的隐埋绝缘层未示出上的隐埋掺杂区。在实施方式中，隐埋传导区102重掺杂有N型掺杂物例如磷、砷、锑或其任何组合。在特定的实施方式中，如果要保持隐埋掺杂区102的扩散低，则隐埋传导区102包括砷或锑，以及在特定的实施方式中，隐埋传导区102包括锑，以在随后形成的半导体层的形成期间减小自动掺杂的水平与砷比较。隐埋传导区102用于将高侧功率晶体管的源极和低侧功率晶体管的漏极连接在一起，并作为电子器件的输出节点的部分。因此，隐埋传导区102

21、根据高侧和低侧功率晶体管的控制电极的控制信号变化，因而，隐埋传导区102上的电压实质上不是恒定的，并可随着时间或另一参数变化。说明书CN101937913ACN101937914A4/18页70034半导体层104在隐埋传导区102上形成。半导体层104可包括族14元素即，碳、硅、锗或其任何组合和关于隐埋传导区102描述的掺杂物或相反的传导类型的掺杂物中的任何一个。在实施方式中，半导体层104是轻掺杂N型或P型外延硅层，厚度在大约02微米到大约10微米的范围，掺杂浓度不大于大约1017ATOMS/CM3，而在另一实施方式中，掺杂浓度为至少大约1014ATOMS/CM3。半导体层104在所有工件

22、100上形成。0035与隐埋传导区102比较，在高侧功率晶体管内以及在部分122、124和134内的半导体层104的部分重掺杂有相反传导类型的掺杂物，以形成隐埋掺杂区106。隐埋掺杂区106可有助于高侧功率晶体管内的绝缘，并减少高侧功率晶体管和集成电路的其它部分内的很多电子部件内的寄生特征。在特定的实施方式中，隐埋掺杂区106具有P型掺杂物的至少大约1019ATOMS/CM3的峰值掺杂浓度。部分122、124、126和134内的隐埋掺杂区106可为所形成的掺杂结构的水平部分。0036参考图2，半导体层204在半导体层104未在图2中标出和隐埋掺杂区106上形成。在特定的实施方式中，半导体层10

23、4和204具有相同的传导类型且都可被轻掺杂。因此，图2的图示内的虚线示出半导体层104结束和半导体层204开始的大致位置。半导体层204可包括族14元素即，碳、硅、锗或其任何组合和关于隐埋传导区102描述的掺杂物或相反的传导类型的掺杂物中的任何一个。在实施方式中，半导体层204是轻掺杂N型或P型外延硅层，厚度在大约05微米到大约50微米的范围，掺杂浓度不大于大约1017ATOMS/CM3，而在另一实施方式中，掺杂浓度为至少大约1014ATOMS/CM3。0037在部分124和134内的半导体层204的部分重掺杂有N型掺杂物，以形成隐埋掺杂区206。隐埋掺杂区206是可选的，并帮助隔离正形成的N

24、阱区。在特定的实施方式中，隐埋掺杂区206具有N型掺杂物的至少大约1019ATOMS/CM3的峰值掺杂浓度。部分132内的半导体层204的一部分重掺杂有P型掺杂物，以形成又一隐埋掺杂区208。在特定的实施方式中，隐埋掺杂区208具有P型掺杂物的至少大约1019ATOMS/CM3的峰值掺杂浓度。部分124、132和134内的隐埋掺杂区206和208是正形成的掺杂结构的水平部分。0038参考图3，半导体层302在半导体层204和隐埋掺杂区206和208上形成。半导体层104未在图3中标出、204和302的组合形成复合的半导体层304。在特定的实施方式中，半导体层104、204和302具有相同的传导

25、类型且可被轻掺杂。因此，图3中的虚线示出半导体层204结束和半导体层302开始的大致位置。半导体层302可包括族14元素即，碳、硅、锗或其任何组合和关于隐埋传导区102描述的掺杂物或相反的传导类型的掺杂物中的任何一个。在实施方式中，半导体层302是轻掺杂N型或P型外延硅层，厚度在大约05微米到大约50微米的范围，掺杂浓度不大于大约1017ATOMS/CM3，而在另一实施方式中，掺杂浓度为至少大约1014ATOMS/CM3。0039复合半导体层304具有主表面305。对半导体层304内的区域进行任何进一步选择性地掺杂之前，复合半导体层304内在隐埋掺杂区106、206和208外部的掺杂浓度将称为

26、背景掺杂浓度。在随后的图示中，半导体层104、204和302的组合将称为半导体层304且不包括在组成复合半导体层304的各个层之间的虚线。在一个实施方式中，隐埋掺杂区206和208位于半导体层304的主表面和隐埋传导区102或隐埋掺杂区106中的任一个或两个之间的中间高度处。在另一实施方式中，隐埋掺杂区106与主表面305间隔开，并放置成与到主表面305相比，更接近于与主表面305相对的半导体层304的表面。说明书CN101937913ACN101937914A5/18页80040注入式屏蔽层402可在主表面305上形成，如图4所示。注入式屏蔽层402可包括氧化物、氮化物或氧氮化物，并可具有在

27、大约2NM到大约50NM的范围内的厚度。注入式屏蔽层402可通过热生长或沉积技术形成。0041掩蔽层未示出在注入式屏蔽层402上形成，并被图案化以只在掺杂结构416的垂直部分406形成的地方界定开口。部分124和134内的半导体层304的部分重掺杂有N型掺杂物以形成掺杂结构416的垂直部分406。在特定的实施方式中，垂直部分406具有N型掺杂物的至少大约1019ATOMS/CM3的峰值掺杂浓度。掩蔽层402被移除，而另一掩蔽层未示出在注入式屏蔽层402上形成并被图案化以只在掺杂结构418的垂直部分408形成的地方界定开口。部分132内的半导体层304的部分重掺杂有P型掺杂物以形成掺杂结构418

28、的垂直部分408。在特定的实施方式中，垂直部分408具有P型掺杂物的至少大约1019ATOMS/CM3的峰值掺杂浓度。该另一掩蔽层被移除。0042掺杂结构416包括垂直部分406和水平部分即，隐埋掺杂区206，而掺杂结构418包括垂直部分408和水平部分即，隐埋掺杂区208。掺杂结构416和418是盆TUB形状如在三维绘图未示出中看到的，而在图4所示的横截面视图中是U形。掺杂结构416和418分别界定半导体层304的内部部分426和428。内部部分426和428与掺杂部分416和418相比具有较低的掺杂浓度。与彼此比较和与在从掺杂结构416和418以及隐埋区106间隔开的区域处的半导体层304

29、比较，内部部分426和428可具有相同或不同的传导类型、掺杂物和浓度。阱区可包括掺杂结构416和内部部分426的组合以及掺杂结构418和内部部分428的组合。设计成在比低侧和高侧功率晶体管低的电压处操作的电子部件可在阱区内形成并正常操作，而没有来自低侧和高侧功率晶体管的明显干扰或其它不利影响。在随后的附图中，将示出掺杂结构416和418，而没有其中分开的水平和垂直部分。0043在图5中，衬垫层502和终止层504例如，抛光终止层或蚀刻终止层使用热生长技术、沉积技术或其组合在半导体层304上顺序地形成。衬垫层502和终止层504中的每个可包括氧化物、氮化物、氧氮化物或其任何组合。在实施方式中，衬

30、垫层502具有与终止层504相比不同的成分。在特定的实施方式中，衬垫层502包括氧化物，而终止层504包括氮化物。0044图案化的掩蔽层522在终止层504上形成。图案化的掩蔽层522内的开口在将形成垂直掺杂区的地方形成。垂直掺杂区在部分122、124、126和134内形成。因此，图案化的掩蔽层522实质上覆盖部分132和136内的所有终止层504。在特定的实施方式中，衬垫层502和终止层504的被暴露部分被移除，以暴露半导体层304的部分。在另一实施方式未示出中，衬垫层502或衬垫层502和终止层504的被暴露部分都未被蚀刻。衬垫层502或衬垫层502和终止层504的存在可帮助在随后的注入期

31、间减小注入沟道效应。0045半导体层304在图案化的掩蔽层522中的开口之下的部分被注入以形成掺杂结构526的垂直掺杂区524。可作为单次注入或作为多次注入来执行注入。当执行多次注入时，不同的能量、不同的物质或不同的能量和物质可用于垂直掺杂区524。垂直掺杂区524的传导类型可与隐埋掺杂区106相同并与隐埋传导区102的传导类型相反。在特定的实施方式中，垂直掺杂区524是P型并具有至少大约1018ATOMS/CM3的掺杂浓度。垂直掺杂区524和隐埋掺杂区106的组合可帮助隔离在部分122、124、126和134内的半导体层304的部分。说明书CN101937913ACN101937914A6/

32、18页9掺杂结构526包括隐埋掺杂区106和垂直掺杂区524的组合。在随后的附图中，可示出掺杂结构526，而没有其中隐埋掺杂区106和垂直掺杂区524。在注入之后，图案化的掩蔽层522被移除。在本说明书中以后描述的另一实施方式中，垂直掺杂区可使用其它技术形成，或在另一实施方式中，可被省略。0046另一图案化的掩蔽层未示出在衬垫层502和终止层504带被移除且随后形成沟槽的地方形成。在该工艺中在此时，衬垫层502和终止层504可在部分132和136内被图案化。如果衬垫层502或衬垫层502和终止层504没有在部分122、124、126和134内被图案化，则部分122、124、126和134内的衬

33、垫层502或衬垫层502和终止层504可随部分132、136或两者内的相应部分而被图案化。在衬垫层502和终止层504在适当的部分内被图案化之后，另一图案化的掩蔽层被移除。0047侧壁隔板622相邻于衬垫层502和终止层504内的开口形成，如图6所示。侧壁隔板622可用于确定随后形成的沟槽和掺杂结构526沿着该随后形成的沟槽的其余部分的宽度。侧壁隔板622可通过沉积牺牲层并各向异性地蚀刻该层来形成。在特定的实施方式中，牺牲层可包括氧化物、氮化物或氧氮化物。在更特定的实施方式中，牺牲层和终止层504具有不同的成分。牺牲层的厚度可不大于大约900NM或大约700NM，或可为至少大约50NM或大约1

34、00NM。0048半导体层304和掺杂结构526的被暴露部分被蚀刻以形成从主表面305延伸到隐埋传导区102的沟槽624。沟槽624部分地或完全延伸通过半导体层304或掺杂结构526和隐埋掺杂区106。沟槽624的宽度并未宽到使得随后形成的传导层不能够填充沟槽624。在特定的实施方式中，每个沟槽624的宽度为至少大约03微米或大约05微米，而在另一特定的实施方式中，每个沟槽624的宽度不大于大约4微米或大约2微米。在阅读了该说明书之后，技术人员将认识到，可使用在所述特定尺寸之外的更窄或更宽的宽度。沟槽624可延伸到隐埋传导区102；然而，如果需要或希望，沟槽624可能较浅。沟槽624使用各向异

35、性蚀刻形成。在一实施方式中，可执行定时蚀刻，而在另一实施方式中，可使用端点检测例如，检测来自隐埋传导区102的掺杂物质，例如砷或镝和定时蚀刻的组合。0049绝缘侧壁隔板626可沿着沟槽624的被暴露的侧壁形成。绝缘侧壁隔板626可包括氧化物、氮化物、氧氮化物或其任何组合。形成绝缘侧壁隔板626的层可为热生长或沉积的，且该层可被各向异性地蚀刻以从沟槽624的底部移除该层。如果需要或希望，可执行蚀刻以将沟槽624延伸成较接近于或进一步进入隐埋传导区102。在另一实施方式中，绝缘侧壁隔板626不需要或不在所有沟槽624内形成。在特定的实施方式中，绝缘侧壁隔板626只在部分132、134和136中的沟

36、槽624内使用，而不在部分122、124和126中的沟槽624内使用。在其它实施方式中，可使用有或没有绝缘侧壁隔板626的部分的不同组合。0050传导层在终止层504上并在沟槽624内形成，且在特定的实施方式中，传导层实质上填充沟槽624。传导层可为多晶的，并包括包含金属或包含半导体的材料。在实施方式中，传导层可包括重掺杂半导体材料，例如非结晶硅或多晶硅。在另一实施方式中，传导层包括多个膜，例如粘合膜、阻挡膜和传导填充材料。在特定的实施方式中，粘合膜可包括耐熔金属，例如钛、钽等；阻挡膜可包括耐熔金属氮化物例如氮化钛、氮化钽等或耐熔金属半导体氮化物例如TASIN；以及传导填充材料可包括钨或硅化钨

37、。在更特定的实施方式中，传导层可包括TI/TIN/W。膜的数量和这些膜的成分的选择取决于电子性能、随后的热循环的说明书CN101937913ACN101937914A7/18页10温度、另一标准或其任何组合。耐熔金属和耐熔的包含金属的化合物可耐高温例如，这样的金属的熔点可为至少1400，可保形地沉积，并且有比重掺杂N型硅更低的体积电阻率。在阅读了本说明书之后，技术人员将能够确定传导层的成分，以满足其对特定应用的需要或期望。0051覆盖在终止层504上的传导层的一部分被移除以在沟槽624内形成传导结构724，如图7的实施方式所示。可使用化学机械抛光或包层蚀刻技术来执行该移除。终止层504可用作抛

38、光终止或蚀刻终止层。在到达终止层504之后，抛光或蚀刻可持续相对短的时间，以消除工件上相对于传导层厚度的非均匀性、抛光或蚀刻操作的非均匀性或其任何组合。如果需要或希望，蚀刻或其它移除操作可用于使传导层724进一步凹进沟槽624中，如图7所示。凹进的传导结构724可允许掺杂结构526和传导结构724的垂直定向的掺杂部分彼此更容易电连接。传导结构724垂直地形成传导区。当呈完成的电子器件的形式时，传导结构724和隐埋传导区102的组合将高侧功率晶体管的源极连接到低侧功率晶体管的漏极。0052侧壁隔板622和沟槽624内绝缘侧壁隔板626的被暴露部分被移除。可使用利用湿或干蚀刻剂的各向同性蚀刻技术来

39、执行该移除。在特定的实施方式中，侧壁隔板622和绝缘侧壁隔板626包括氧化物，而终止层504包括氮化物，因此侧壁隔板622和绝缘侧壁隔板626可在不移除相当大的量的终止层504的情况下被选择性地移除。在该工艺中在此时，半导体层304、掺杂结构526和传导结构724的部分被暴露。0053在另一实施方式未示出中，在部分136中的低侧功率晶体管内，半导体层304中接近沟槽624的部分可被掺杂，以形成低侧功率晶体管的漏极区。类似地，在部分126中的高侧功率晶体管内，半导体层304的与沟槽624间隔开的部分可被掺杂以形成高侧功率晶体管的漏极区。相同的注入步骤可用于形成这两个掺杂区，且掩模可在集成电路的其

40、它部分上形成。在部分136中的半导体层304的部分被掺杂之后，掩模被移除。0054在图8中，传导插塞824形成以将传导结构724电连接到掺杂结构526和可能连接到半导体层304内的其它区域。传导插塞824可使用用于传导结构724的任何材料或形成方法来形成，除了在本实施方式中传导插塞824并不凹进沟槽624内。传导插塞824和传导结构724可包括相同的材料或部分的材料，并可使用相同的技术或不同的技术来形成。在该工艺中在此时，衬垫层502和终止层504被移除。在另一实施方式中，如果需要，覆盖在半导体层304上的传导插塞824的部分可被移除，以便获得相对平坦的表面即，传导插塞824的顶部处于与半导体

41、层304的主表面305大约相同的高度。0055在该工艺中在此时，与主表面305相邻的电子部件形成可开始，或如果电子部件的制造已经开始，则制造可继续。图9包括在执行制造过程的一部分之后部分地形成的集成电路的图示。注入屏蔽层未示出可在主表面305上形成。掺杂区可选择性地在半导体层304内并在内部部分426和428内形成。掺杂区可分别包括高侧和低侧功率晶体管的漏极区902和904。每个漏极区902和904包括相对较高的掺杂浓度和较深的部分以及相对较轻的掺杂浓度和较浅的部分。较深的部分是高度传导性的并设计成处于高电压，而较浅的部分稍微更加电阻性的并减小在随后形成的栅极介质层和栅电极附近的电压。在高电压

42、应用于高侧或低侧功率晶体管的漏极的正常操作条件下，漏极区902或904的较浅部分的大部分或全部将耗尽载流子，而漏极区902或904的较深部分的大部分或全部将不耗尽说明书CN101937913ACN101937914A8/18页11载流子。在特定的非限制性实施方式中，漏极区902或904的较浅部分是与隐埋传导区102间隔开的水平定向的掺杂区。在正常操作状态中，流经漏极区902或904的较浅部分的主要载荷子电子或电流将在水平方向。0056漏极区902或904的较深部分可使用相同的掩蔽层和掺杂参数形成。较深部分可包括与掺杂结构526的掺杂类型相反的掺杂类型，并具有至少大约1019ATOMS/CM3的

43、掺杂浓度，而较浅部分可包括与掺杂结构526的掺杂类型相反的掺杂类型，并具有小于大约1019ATOMS/CM3和至少大约1016ATOMS/CM3的掺杂浓度。在特定的实施方式中，使用与彼此相比相同的掩蔽层和相同的注入物质以及其它注入参数可形成较深部分，而使用与彼此相比相同的掩蔽层和相同的注入物质以及其它注入参数可形成较浅部分；然而，与较浅部分比较，对于较深部分，掩蔽层和注入物质以及参数可能不同。0057较浅部分具有在大约01微米到大约05微米的范围内的深度，并从较深部分在大约02微米到大约20微米的范围内横向延伸。横向尺寸从垂直定向的传导结构或漏极区902和904的较深部分可取决于正形成的功率晶

44、体管的源极和漏极之间的电压差。当晶体管的源极和漏极之间的电压差增加时，横向尺寸也可增加。在实施方式中，电压差不大于大约30V，而在另一实施方式中，电压差不大于大约20V。较浅部分内的峰值掺杂浓度可在大约2X1017ATOMS/CM3到大约2X1018ATOMS/CM3的范围内，而在特定的实施方式中，在大约4X1017ATOMS/CM3到大约7X1017ATOMS/CM3的范围内。0058在可选实施方式中，漏极区902和904的较浅部分可在高侧和低侧功率晶体管的单位单元的长度上连续延伸即，延伸到将随后形成沟道和源极区的区域。以后将描述的沟道区掺杂相称地增加，以反向掺杂沟道区内的漏极区的部分。将漏

45、极区902和904的较浅部分延伸到沟道区中的优点是它减小或消除了漏极掩蔽层的未对准的影响。在另一实施方式中，可消除该掩蔽层，允许形成漏极区902和904的较浅部分的注入物在整个工件上是连续的。0059绝缘层922在传导插塞824上形成。绝缘层922包括具有不同厚度的至少两种不同类型的区。实质上，绝缘层922具有阶梯形配置。在高侧和低侧功率晶体管内，如图9所示，绝缘层922包括三个区，每个区都有不同的厚度。绝缘层922可以或可以不包括注入屏蔽层。绝缘层922的较薄区覆盖在漏极区902和904的相对较浅的部分上，并覆盖在主表面305附近和漏极区902和904外部的半导体层304的部分上。较厚的区覆

46、盖在漏极区902和904的较深部分上。中间区可位于较薄和较厚的区之间，并且是可选的特征。0060在实施方式中，较薄的区具有至少大约002微米或至少大约005微米的厚度，而在另一实施方式中，较薄的区具有不大于大约02微米或不大于大约01微米的厚度。在实施方式中，较厚的区具有至少大约015微米或至少大约025微米的厚度，而在另一实施方式中，较厚的区具有不大于大约08微米或不大于大约05微米的厚度。中间区在较薄和较厚的区之间可具有实质上与较薄的区或较厚的区相同的厚度或在较薄和较厚的区的厚度之间的厚度。在实施方式中，中间区具有至少大约005微米或至少大约015微米的厚度，而在另一实施方式中，中间区具有

47、不大于大约05微米或不大于大约025微米的厚度。在特定的实施方式中，较薄的区具有在大约003微米到大约008微米的范围内的厚度，较厚的区具有在大约03微米到大约05微米的范围内的厚度，而中间区具有在大约013微米到大约02微米的范围内的厚度。说明书CN101937913ACN101937914A9/18页120061绝缘层922可通过不同的技术形成并实现从横截面视图中看到的不同形状。绝缘层922可由沉积在工件上的单个绝缘膜或多个绝缘膜形成。单个绝缘膜或多个绝缘膜可包括氧化物、氮化物、氧氮化物或其组合。在特定的实施方式中，与远离注入屏蔽层1100的相应点比较，对于较接近于注入绝缘层1100的点，

48、绝缘层922的特征可不同。在实施方式中，绝缘层922的成分可在沉积期间或之间改变。例如，氧化物膜可较接近于半导体层304，且氮化物膜可沉积在氧化物膜上。在另一实施方式中，掺杂物例如磷可在沉积的后期以增加的浓度合并。在又一实施方式中，膜内的应力可通过改变沉积参数例如，射频功率、压力等而改变，即使成分实质上在绝缘层922的整个厚度中是相同的。在另外的实施方式中，可使用前述各项的组合。掩模在较厚的区和中间区上形成，且图案化技术用于获得期望的形状。这些技术包括各向同性地蚀刻绝缘层922的一部分、蚀刻绝缘材料并蚀刻上覆的掩模的侧壁蚀刻、利用不同的成分掺杂氧化物蚀刻比未掺杂的氧化物蚀刻快、由侧壁隔板遵循的

49、图案化、另一适当的技术或其任何组合。0062传导层944沉积在绝缘层922上，并被图案化以形成开口946，在该开口946处随后对漏极区902产生漏极接触结构。传导层944包括传导材料或可例如通过掺杂变成传导性。更具体地，传导层944可包括掺杂半导体材料例如，重掺杂非结晶硅、多晶硅等、包含金属的材料耐熔金属、耐熔金属氮化物、耐熔金属硅化物等或其任何组合。传导层944具有在大约005微米到大约05微米的范围内的厚度。在特定的实施方式中，传导层944是用于形成传导电极的传导电极层。传导层944被图案化，以便随后形成的漏极接触结构不电短路到传导层944。覆盖在部分122、124、132和134内的传导插塞824上的传导层944的部分可用于帮助使随后形成的上覆互连屏蔽于电连接到隐埋传导区102的传导插塞824产生的电场或其它电效应。0063图10示出基本上完整的高侧和低侧功率晶体管的横截面视图的图示。前面描述了晶体管的很多特征，因此，描述额外的特征。在图10中，绝缘层1402在传导层944上形成。绝缘层1402可包括单个膜或多个膜。绝缘层1402内的每个膜可包括氧化物、氮化物、氧氮化物或其组合。在另一特定的实施方式中，氮化物膜放置成最接近于传导层944，并具有在大约005微米到大约02微米的范围内的厚度。氧化物膜覆盖在氮化物膜上，并具有在大约02微米到大约09微米的范围内的厚度。减反射膜可