半导体装置.pdf

1、10申请公布号CN101939843A43申请公布日20110105CN101939843ACN101939843A21申请号200980104440922申请日20090206200802697320080206JPH01L29/78200601H01L29/12200601H01L29/73920060171申请人罗姆股份有限公司地址日本京都府72发明人大塚拓一箕谷周平74专利代理机构中科专利商标代理有限责任公司11021代理人刘建54发明名称半导体装置57摘要本发明提供一种能提高耐压性、简化制造工序的半导体装置。本发明的半导体装置具备层叠在含有SIC的N型基板11，含有SIC的N型外延层

2、1；在外延层1的表面层相互隔离地配置的N型源极区域5；被源极区域5夹持的P型阱接触区域2；与源极区域5及P型阱接触区域2的基板11侧表面相接地配置的P型阱区域3；配置为夹持源极区域5及P型阱区域3的P型阱扩展区域4。在从外延层1的表面向基板11的深度方向，P型阱区域3的杂质浓度的浓度峰值位置比P型阱扩展区域4的杂质浓度的浓度峰值位置深。30优先权数据85PCT申请进入国家阶段日2010080686PCT申请的申请数据PCT/JP2009/0520502009020687PCT申请的公布数据WO2009/099182JA2009081351INTCL19中华人民共和国国家知识产权局12发明专利申

3、请权利要求书1页说明书9页附图21页CN101939846A1/1页21一种半导体装置，具备含有碳化硅，由第1主电极区域构成的基板；层叠在所述基板的表面，由碳化硅构成的第1导电型外延层；在所述外延层的表面层相互隔离地配置的第1导电型的第2主电极区域；被所述第2主电极区域夹持的第2导电型阱接触区域；与所述第2主电极区域及所述第2导电型阱接触区域的所述基板侧表面相接地配置的第2导电型阱区域；配置为夹持所述第2主电极区域及所述第2导电型阱区域的第2导电型阱扩展区域；隔着栅极绝缘膜而在被所述第2主电极区域及所述外延层的表面露出部夹持的所述第2导电型阱扩展区域的表面配置的栅极电极；与所述第2主电极区域及

4、所述第2导电型阱接触区域的表面共同接触地配置的第2主电极；和配置在所述基板的与表面对置的背面的第1主电极，在从所述外延层的表面向所述基板的深度方向，所述第2导电型阱区域具有的第2导电型杂质的浓度的浓度峰值位置比所述第2导电型阱扩展区域具有的所述第2导电型杂质的浓度的浓度峰值位置深。2根据权利要求1所述的半导体装置，其特征在于，所述第1主电极区域具有第1导电型，并且所述第1主电极区域为漏极区域、所述第2主电极区域为源极区域、所述第1主电极为漏极电极、所述第2主电极为源极电极。3根据权利要求1所述的半导体装置，其特征在于，所述第1主电极区域具有第2导电型，并且所述第1主电极区域为集电极区域、所述第

5、2主电极区域为发射极区域、所述第1主电极为集电极电极、所述第2主电极为发射极电极。4根据权利要求13中任意一项所述的半导体装置，其特征在于，所述第2导电型阱区域的浓度峰值位置的第2导电型杂质的浓度比所述第2导电型阱扩展区域的浓度峰值位置的第2导电型杂质的浓度高。5根据权利要求14中任意一项所述的半导体装置，其特征在于，所述第2导电型阱区域的所述基板侧表面与所述第2导电型阱扩展区域的所述基板侧表面相比，其距离所述外延层的表面的深度深。权利要求书CN101939843ACN101939846A1/9页3半导体装置技术领域0001本发明涉及半导体装置，尤其涉及利用了碳化硅的半导体装置。背景技术000

6、2近年来，作为电力用半导体元件，推进开发一种利用了MOSFETMETALOXIDESEMICONDUCTORFIELDEFFECTTRANSISTOR或IGBTINSULATEDGATEBIPOLARTRANSISTOR的电力转换用半导体装置。其中，与硅SI相比，利用了碳化硅SIC半导体的装置由于SIC的带隙宽、绝缘破坏电场大一数量级等的理由而被特别关注。0003图25表示利用了现有SIC的功率型MOSFET的构造的一例。现有的功率型MOSFET，在N型SIC半导体基板11的表面设置有N型SIC半导体外延层1。在N型SIC半导体外延层1的表层部设置有P型杂质区域14和N型杂质区域5，其中N型杂

7、质区域5在该P型杂质区域14内夹持P型杂质区域2。0004以往，为了形成SIC的杂质区域，基于在SI半导体中利用的热扩散法难以形成杂质区域，所以通常利用离子注入法例如，参照专利文献1。0005专利文献1日本特开2002299620号公报0006可是，在利用了SIC的MOSFET中，在P型杂质区域14的与栅极绝缘膜6的界面附近沟道区域的杂质浓度变大时，在沟道区域中的迁移率就会变低。因此，为了降低P型杂质区域14的表面附近的杂质浓度，需要减少杂质离子的注入剂量且使P型杂质区域14的杂质浓度整体降低加以抑制。结果，在施加了逆电压的情况下，在P型杂质区域14发生击穿。因此，存在着未产生SIC本来的绝缘

8、破坏电场的优点、无法得到高耐压的问题。0007另外，在用不同的掩模分别形成了护环GUARDRING或P型杂质区域、N型杂质区域的情况下，存在着制造工序增加、成品率下降的问题。发明内容0008本发明的目的在于，提供一种可提高耐压性、简化制造工序的半导体装置。0009用于达成上述目的的本发明的一个方式，提供一种如下半导体装置，具备含有碳化硅，由第1主电极区域构成的基板；层叠在所述基板的表面，由碳化硅构成的第1导电型外延层；在所述外延层的表面层相互隔离地配置的第1导电型的第2主电极区域；被所述第2主电极区域夹持的第2导电型阱接触区域；与所述第2主电极区域及所述第2导电型阱接触区域的所述基板侧表面相接

9、地配置的第2导电型阱区域；配置为夹持所述第2主电极区域及所述第2导电型阱区域的第2导电型阱扩展区域；隔着栅极绝缘膜而在被所述第2主电极区域及所述外延层的表面露出部夹持的所述第2导电型阱扩展区域的表面配置的栅极电极；与所述第2主电极区域及所述第2导电型阱接触区域的表面共同接触地配置的第2主电极；和配置在所述基板的与表面对置的背面的第1主电极，其中，在从所述外延层的表面向所述基板的深度方向，所述第2导电型阱区域具有的第2导电型杂质的浓度的浓度峰值位置比所述第2导电型阱扩展区域具有的所述第2导电型杂质的浓度的浓度峰值位说明书CN101939843ACN101939846A2/9页4置深。0010发明

10、效果0011根据本发明，能够提供一种可提高耐压性、简化制造工序的半导体装置。附图说明0012图1是本发明的第1实施方式所涉及的半导体装置的示意剖面构造图。0013图2是图1的示意俯视图。0014图3是本发明的第1实施方式所涉及的半导体装置的制造方法的说明图，A是在基板11的表面形成外延层1的工序图、B是利用能够同时形成护环部的P型用掩模在外延层1的表层部形成P型阱扩展区域4的工序图，C是利用N型用掩模在外延层1的表面层形成P型阱区域3的工序图。0015图4是本发明的第1实施方式所涉及的半导体装置的制造方法的说明图，D是利用N型用掩模形成N型源极区域5及P型阱接触区域2的工序图，E是在形成了栅极

11、绝缘膜6之后形成栅极电极7的工序图，F是在形成了层间绝缘层8之后形成源极电极9的工序图。0016图5是表示以离子注入能量380KEV、剂量361013CM2进行掺杂DOPE时的深度方向的杂质浓度的图。0017图6是表示以离子注入能量300KEV、剂量181013CM2进行掺杂时的深度方向的杂质浓度的图。0018图7是表示以离子注入能量300KEV、剂量601012CM2进行掺杂时的深度方向的杂质浓度的图。0019图8是表示以离子注入能量250KEV、剂量181013CM2进行掺杂时的深度方向的杂质浓度的图。0020图9是表示以离子注入能量200KEV、剂量801012CM2进行掺杂时的深度方向

12、的杂质浓度的图。0021图10是表示模拟仿真下的形状模型的图，A是表示本发明的第1实施方式所涉及的半导体装置的形状模型，B是表示现有的半导体装置的形状模型的图。0022图11是表示本发明的第1实施方式所涉及的半导体装置的模拟仿真结果的图，是针对第1级将杂质的照射条件设为300KEV/121013CM2、针对第2级将杂质的照射条件设为380KEV/361013CM2的情况下的图。0023图12是表示本发明的第1实施方式所涉及的半导体装置的模拟仿真结果的图，是针对第1级将杂质的照射条件设为300KEV/151013CM2、针对第2级将杂质的照射条件设为380KEV/361013CM2的情况下的图。

13、0024图13是表示本发明的第1实施方式所涉及的半导体装置的模拟仿真结果的图，是针对第1级将杂质的照射条件设为300KEV/181013CM2、针对第2级将杂质的照射条件设为380KEV/361013CM2的情况下的图。0025图14是表示本发明的第1实施方式所涉及的半导体装置的模拟仿真结果的图，是针对第1级将杂质的照射条件设为250KEV/601012CM2、针对第2级将杂质的照射条件设为380KEV/361013CM2的情况下的图。说明书CN101939843ACN101939846A3/9页50026图15是表示本发明的第1实施方式所涉及的半导体装置的模拟仿真结果的图，是针对第1级将杂质

14、的照射条件设为300KEV/601012CM2、针对第2级将杂质的照射条件设为380KEV/361013CM2的情况下的图。0027图16是表示本发明的第1实施方式所涉及的半导体装置的模拟仿真结果的图，是针对第1级将杂质的照射条件设为250KEV/121013CM2、针对第2级将杂质的照射条件设为380KEV/361013CM2的情况下的图。0028图17是表示本发明的第1实施方式所涉及的半导体装置的模拟仿真结果的图，是针对第1级将杂质的照射条件设为250KEV/151013CM2、针对第2级将杂质的照射条件设为380KEV/361013CM2的情况下的图。0029图18是表示本发明的第1实施

15、方式所涉及的半导体装置的模拟仿真结果的图，是针对第1级将杂质的照射条件设为250KEV/181013CM2、针对第2级将杂质的照射条件设为380KEV/361013CM2的情况下的图。0030图19是表示本发明的第1实施方式所涉及的半导体装置的模拟仿真结果的图，是针对第1级将杂质的照射条件设为200KEV/801012CM2、针对第2级将杂质的照射条件设为300KEV/401012CM2的情况下的图。0031图20是表示本发明的第1实施方式所涉及的半导体装置的模拟仿真结果的图，是针对第1级将杂质的照射条件设为200KEV/121013CM2、针对第2级将杂质的照射条件设为300KEV/6010

16、12CM2的情况下的图。0032图21是表示现有的半导体装置的模拟仿真结果的图，是针对第1级将杂质的照射条件设为380KEV/181013CM2的情况下的图。0033图22是表示现有的半导体装置的模拟仿真结果的图，是针对第1级将杂质的照射条件设为380KEV/361013CM2的情况下的图。0034图23是本发明的第2实施方式所涉及的半导体装置的示意俯视图。0035图24是本发明的第3实施方式所涉及的半导体装置的示意剖面构造图。0036图25是现有的半导体装置的示意剖面构造图。0037符号说明00381N型外延EPITAXIAL层；2P型阱WELL接触区域；3P型阱区域；4P型阱扩展EXTEN

17、SION区域；5N型源极区域；6栅极绝缘膜；7栅极电极；8层间绝缘层；9源极电极；10漏极电极；11基板；21N型外延层；22P型阱接触区域；23P型阱区域；24P型阱扩展区域；25N型发射极区域；26栅极绝缘膜；27栅极电极；28层间绝缘层；29发射极电极；30集电极电极；31基板。具体实施方式0039以下，参照附图对本发明实施方式的半导体装置进行说明。在以下的附图记载中，对相同或类似部分附加相同或类似的符号。其中，附图只是示意图，与实际的不同。另外，应注意在附图相互间也包括相互尺寸关系或比率不同的部分。0040第1实施方式0041半导体装置的构造0042参照图1及图2，对作为本发明的第1实

18、施方式所涉及的半导体装置的功率型说明书CN101939843ACN101939846A4/9页6MOSFET进行说明。0043如图1所示，第1实施方式的功率型MOSFET具备含有碳化硅，由第1主电极区域构成的基板11；层叠在基板11的表面，由碳化硅构成的第1导电型外延层1；在外延层1的表面层相互隔离地配置的第1导电型的第2主电极区域5；被第2主电极区域5夹持的第2导电型阱接触区域2；与第2主电极区域5及第2导电型阱接触区域2的基板11侧表面相接地配置的第2导电型阱区域3；配置为夹持第2主电极区域5及第2导电型阱区域3的第2导电型阱扩展区域4；隔着栅极绝缘膜6配置在被第2主电极区域5及被外延层1

19、的表面露出部夹持的第2导电型阱扩展区域4的表面的栅极电极7；与第2主电极区域5及第2导电型阱接触区域2的表面共同接触地配置的第2主电极9；配置在基板11的与表面对置的背面的第1主电极10，其中，在从外延层1的表面向基板11的深度方向，第2导电型阱区域3具有的第2导电型杂质的浓度的浓度峰值位置比第2导电型阱扩展区域4具有的第2导电型杂质的浓度的浓度峰值位置深。0044这里，所谓主电极区域是指位于主电流的通路的两端的半导体区域，所谓主电极是指漏极电极、源极电极等的主电极。0045由第1主电极区域构成的基板11具有第1导电型，第1主电极区域为漏极区域，第2主电极区域5为源极区域，第1主电极10为漏极

20、电极，第2主电极9为源极电极。0046第1导电型和第2导电型互为反导电型。即、如果第1导电型为N型则第2导电型为P型，如果第1导电型为P型则第2导电型为N型。以下，第1导电型为N型、第2导电型为P型。0047含有碳化硅SIC的基板11由N型杂质浓度相对高的N型SIC半导体构成，在基板11的表面配置了具有比基板11低的N型杂质浓度的N型SIC半导体外延层1。0048图2是表示配置在外延层1的表面层的各杂质区域的构造的一例的俯视图。在图2中，栅极绝缘膜6、栅极电极7、层间绝缘层8及源极电极9被省略了。沿着图2的II线切割的部分的剖面图为图1。0049在图2所示的例子中，在俯视的情况下，N型源极区域

21、5具有四角框状的形状，P型阱接触区域2配置为被包围在N型源极区域5的四角框内。P型阱区域3与N型源极区域5及P型阱接触区域2的基板11侧表面相接地配置，P型阱扩展区域4配置为夹持N型源极区域5及P型阱区域3的侧面。0050P型阱区域3的基板11侧表面与P型阱扩展区域4的基板11侧表面相比，其距离外延层1表面的深度深。0051在各区域中，关于距外延层1的表面的深度，P型阱接触区域2有0205M、N型源极区域5有00501M、P型阱区域3有0207M、P型阱扩展区域4有01505M。0052在外延层1上依次层叠栅极绝缘膜6及栅极电极7。栅极绝缘膜6例如由氧化硅SIO2构成，配置为跨在N型源极区域5

22、的外周缘部和P型阱扩展区域4外之间，覆盖着在N型源极区域5的外周缘部和P型阱扩展区域4外之间的外延层1的表面。0053栅极电极7例如由多晶硅构成，与外部电极端子连接。0054层间绝缘层8例如由SIO2构成，配置为覆盖栅极绝缘膜6及栅极电极7，将源极电极9和栅极电极7绝缘。说明书CN101939843ACN101939846A5/9页70055源极电极9例如由铝AL等的金属形成，形状例如在俯视的状态下有四角形状，且配置在层间绝缘层8上。源极电极9与包括N型源极区域5的内周缘部的表面和P型阱接触区域2的表面在内的源极接触区域连接。也可以隔着NI等的金属薄膜与源极接触区域连接。0056漏极电极10例

23、如由AL等的金属构成，配置为在基板11的背面侧与外延层1相反的侧整体覆盖基板11的背面。0057为了确保半导体装置的耐压，优选含有P型杂质的护环省略图示被配置在外延层1的外周缘部的表面附近。0058在从外延层1的表面向基板11的深度方向，P型阱区域3具有的P型杂质的浓度的浓度峰值位置比P型阱扩展区域4具有的P型杂质的浓度的浓度峰值位置深。0059P型阱区域3的P型杂质浓度，在最深部与外延层1的交界部附近具有峰值，优选越接近表面越连续、缓慢地降低。0060例如，P型阱区域3的P型杂质的峰值浓度为2101731018CM3，优选4101721018CM3。另外，P型杂质浓度的峰值位置为0306M，

24、优选0405M。0061P型阱扩展区域4的P型杂质浓度，在最深部与外延层1的交界部附近具有峰值，优选越接近表面越连续、缓慢地降低。0062例如，P型阱扩展区域4的P型杂质的峰值浓度为1101721018CM3，优选5101711018CM3，在表面附近的P型杂质浓度为11016CM3以下，优选51015CM3以下。另外，P型杂质浓度的峰值位置为0205M，优选0304M。0063优选，P型阱接触区域2与P型阱区域3及P型阱扩展区域4相比，其P型杂质的平均浓度高。因P型杂质的平均浓度高，故降低了通态电阻。0064工作原理0065本发明的第1实施方式所涉及的功率型MOSFET的工作原理如下所述。0

25、066向栅极电极7施加正的电压。通过该电压施加，从而在栅极电极7下的P型阱扩展区域4的表层部形成了反转层，通过该反转层导通了N型源极区域5和外延层1。由此，电流能够从外延层1下的基板11背面所设置的漏极电极10流向N型源极区域5的表面所设置的源极电极9。即、能够通过施加于栅极电极的电压来控制电流。0067制造方法0068图3及图4是对本发明的第1实施方式的半导体装置的制造方法进行说明的图。0069本发明的第1实施方式所涉及的半导体装置的制造方法具有在含有碳化硅、由第1主电极区域构成的基板11的表面，形成由碳化硅构成的第1导电型外延层1的工序；通过用第2导电型用掩模向外延层1的表面层离子注入第2

26、导电型杂质，来形成第2导电型阱扩展区域4的工序；通过用第1导电型用掩模向外延层1的表面层离子注入第2导电型杂质，来形成第2导电型阱区域3的工序；和通过用第1导电型用掩模离子注入第1导电型杂质，来形成第1导电型的第2主电极区域5的工序。0070以下，对制造工序进行详细叙述。0071A首先，如图3A所示，在形成有N型SIC半导体的基板11的表面，使与基板11相同的N型SIC半导体外延生长，从而形成了外延层1。0072B其次，如图3B所示，用能同时形成护环部的P型区域形成用掩模，在外延层说明书CN101939843ACN101939846A6/9页81的表层部，根据离子注入法，在注入能量250KEV

27、、剂量181013CM2的照射条件下，掺杂DOPINGP型杂质，形成了P型阱扩展区域4。0073作为P型杂质，能够举出B、AL、IN、GA等。也可优选利用B或AL。0074这里，通过调节注入能量，能够控制形成有P型杂质的深度。另外，通过调节剂量，能够控制P型杂质的浓度。0075图59示出下述例子在改变了注入能量和剂量的情况下，距所得到的杂质浓度的外延层1的表面的深度方向的浓度的例子。0076图8是表示在上述照射条件下得到的、P型阱扩展区域4具有的P型杂质的深度方向的浓度的一例的图。关于浓度的峰值位置，距外延层1的表面的深度约为031M。在峰值位置的P型杂质浓度约为11018CM3，在表面附近约

28、为51015CM3。0077C接着，如图3C所示，用N型源极区域形成用掩模，在外延层1的表面层，根据离子注入法，在注入能量380KEV、剂量361013CM2的照射条件下，例如掺杂作为P型杂质的AL，从而形成了P型阱区域3。由此，由于在P型阱区域3中，除了P型阱扩展区域4的杂质浓度以外还调和P型阱区域3的杂质浓度，故能够有效防止在纵向引起的击穿。此外，因为P型阱区域3与沟道区域无关，所以虽然在表面的杂质浓度变高，但是却不影响迁移率。0078图5是表示在上述的照射条件下得到的、P型阱区域3具有的P型杂质的深度方向的浓度的一例的图。关于浓度的峰值位置，与P型阱扩展区域4的情况相比，通过提高注入能量

29、，从而距外延层1的表面的深度形成在更深的位置，该深度约为048M。另外，在峰值位置的P型杂质浓度约为21018CM3。0079D接着，如图4D所示，利用相同的N型源极区域形成用掩模，根据离子注入法离子注入N型杂质，从而形成了N型源极区域5。接着，用P型阱接触区域形成用掩模，形成了P型阱接触区域2。0080作为N型杂质，能够举出N，P，AS，SB等。也可优选N或P。0081E接着，如图4E所示，在根据发热PYROGENIC法热氧化外延层1的表面并形成了栅极绝缘膜6之后，根据减压CVDCHEMICALVAPORDEPOSITION法形成多晶硅，用光刻法形成了栅极电极7。0082F接着，如图4F所示

30、，在根据发热法进行热氧化并形成了层间绝缘层8之后，根据RIEREACTIVEIONETCHING使外延层1的表面的电极接触部分露出之后，对铝等进行蒸镀，形成了源极电极9。0083G最后，在基板11的背面蒸镀铝等，形成了漏极电极10，从而完成了图1所示的半导体装置。0084通过这样的制造方法，能够制造在P型阱区域3和P型阱扩展区域4中具有P型杂质浓度的峰值位置的深度不同的2级构造的P阱构造的半导体装置。0085模拟仿真0086图1120表示本发明的第1实施方式所涉及的半导体装置的模拟仿真结果，图21及22表示现有的半导体装置的模拟仿真结果。关于图1122中的AC，在水平方向单位106M及深度方向

31、单位106M的二维方向上，A表示受主ACCEPTOR密度分布、B表示空穴密度分布、C表示电流密度分布、D的横轴表示将N型源极区域5和P型阱扩展区域4的界面设为零、从该界面向P型阱扩展区域4侧的水平方向单位说明书CN101939843ACN101939846A7/9页91010M、D的纵轴表示电流密度。0087图10是表示模拟仿真下的形状模型的图，图10A对应于图1120的各AC的水平方向及深度方向的位置。图10B对应于图21及22的各AC的水平方向及深度方向的位置。0088关于P型杂质受主的掺杂，是在第1级的P阱4P型阱扩展区域4和第2级的P阱3P型阱区域3中分别通过在不同的注入能量及剂量的条

32、件下的照射进行的。0089关于上述得到的半导体装置，在源极漏极电极间施加逆电压，并使其增加的情况下，利用公知的装置模拟仿真方法进行了模拟仿真。0090如图14、图17、图18及图20所示，即使在耐压1200V的情况下，也未发生第1级P阱4的横向45及第2级P阱3的纵向35的击穿、在外延层1未流过电流，表示了高耐压。0091如图11、图12、图13、图15、图16及图19所示，在这些杂质照射条件下，发生了击穿。可是，关于击穿刚刚发生前的耐压，在图11中为120V、在图12中为500V、在图13中为700V、在图15中为200V、在图16中为800V、在图19中为1100V，表示了高耐压。0092

33、另一方面，关于现有的半导体装置而言，在掺杂P型杂质受主的照射条件注入能量380KEV、剂量181013CM2下形成了仅有1级的P阱14的半导体装置如图21所示，在耐压500V的情况下，在仅有1级的P阱14的横向41及纵向51发生了击穿，电流流向了外延层1。0093此外，在上述的现有的半导体装置中，在将剂量提高至361013CM2的情况下，如图22所示，即使耐压1200V也不会发生击穿。可是，在沟道区域的迁移率却降低了。0094根据本发明的第1实施方式，P阱构造为2级构造，第1级P阱4的深部中的P型杂质浓度高，所以即使在施加了逆电位的情况下，也能够抑制在P阱4的横向45引起的击穿。另外，由于第2

34、级P阱3的深部中的P型杂质浓度高，所以能够抑制在第2级P阱3的纵向35引起的击穿。0095根据本发明的第1实施方式，因为在第1级P阱4的表面附近的P型杂质浓度低，所以能够确保良好的迁移率、能够减少通态电阻。0096根据本发明的第1实施方式，因为在形成了N型源极区域5之后且在形成P阱3之际利用共用的N型用掩模，所以能够在制造工序不增加的情况下形成耐压构造。0097根据本发明的第1实施方式，因为P阱构造为2级构造，所以即使在和护环一起形成第1级P阱4的制造工序中，也能够将护环的杂质浓度设定为期望浓度。0098根据本发明的第1实施方式所涉及的半导体装置，能够提高耐压性、简化制造工序。0099第2实施

35、方式0100参照图23，对本发明的第2实施方式所涉及的半导体装置进行说明。此外，在第2实施方式中，对与第1实施方式相同的部分附加相同的参考符号，并省略重复的说明。0101图23是表示被配置于外延层1的表面层的各杂质区域的构造的一例的俯视图。在图23中，栅极绝缘膜6、栅极电极7、层间绝缘层8及源极电极9被省略了。沿着图23的II线的部分的剖面图为图1。0102本发明的第2实施方式所涉及的半导体装置，如图23所示，在俯视的状态下为四角形状的N型源极区域5相互隔离地配置，且配置有被N型源极区域5夹持的P型阱接触说明书CN101939843ACN101939846A8/9页10区域2。因为其他构成与第

36、1实施方式相同，故省略说明。0103由于第2实施方式所涉及的半导体装置的制造方法中的形成N型源极区域5的方法与第1实施方式中的制造方法不同，其他的都与第1实施方式相同，所以省略重复的说明。0104根据本发明的第2实施方式所涉及的半导体装置，能够提高耐压性、简化制造工序。0105第3实施方式0106半导体装置的构造0107参照图24，对作为本发明的第3实施方式所涉及的半导体装置的IGBT进行说明。其中，在第3实施方式中，对与第1实施方式相同的部分附加相同的参考符号，并省略重复的说明。0108如图24所示，第3实施方式的IGBT具备含有碳化硅、由第1主电极区域构成的基板31；层叠在基板31的表面、

37、由碳化硅构成的第1导电型外延层21；在外延层21的表面层相互隔离地配置的第1导电型的第2主电极区域25；被第2主电极区域25夹持的第2导电型阱接触区域22；与第2主电极区域25及第2导电型阱接触区域22的基板31侧表面相接地配置的第2导电型阱区域23；配置为夹持第2主电极区域25及第2导电型阱区域23的第2导电型阱扩展区域24；隔着栅极绝缘膜26配置被在第2主电极区域25及被外延层21的表面露出部夹持的第2导电型阱扩展区域24的表面的栅极电极27；与第2主电极区域25及第2导电型阱接触区域22的表面共同接触地配置的第2主电极29；和配置在基板31的与表面对置的背面的第1主电极30，其中，在从外

38、延层21的表面向基板31的深度方向，第2导电型阱区域23具有的第2导电型杂质的浓度的浓度峰值位置比第2导电型阱扩展区域24具有的第2导电型杂质的浓度的浓度峰值位置深。0109由第1主电极区域构成的基板31具有第2导电型，第1主电极区域为集电极区域，第2主电极区域25为发射极区域，第1主电极30为集电极电极，第2主电极29为发射极电极。0110以下，第1导电型为N型、第2导电型为P型。0111含有碳化硅SIC的基板31由P型杂质浓度相对高的P型SIC半导体构成，在基板31的表面配置有N型SIC半导体外延层21。0112在外延层21的表面层，在俯视的状态下为四角形状的N型发射极区域25相互隔离地配

39、置，且配置有被N型发射极区域25夹持的P型阱接触区域22。P型阱区域23配置为与N型发射极区域25及P型阱接触区域22的基板31侧表面相接，P型阱扩展区域24配置为夹持N型发射极区域25及P型阱区域23的侧面。0113P型阱区域23的基板31侧表面与P型阱扩展区域24的基板31侧表面相比，距外延层21表面的深度深。0114在各区域中，关于距外延层21的表面的深度，P型阱接触区域22有0205M、N型发射极区域25有00501M、P型阱区域23有0207M、P型阱扩展区域24有01505M。0115栅极绝缘膜26及栅极电极27依次层叠在外延层21上。栅极绝缘膜26例如由氧化硅SIO2构成，配置为

40、跨在N型发射极区域25的外周缘部与P型阱扩展区域24外之间，说明书CN101939843ACN101939846A9/9页11覆盖了N型发射极区域25的外周缘部与P型阱扩展区域24外之间的外延层21的表面。0116栅极电极27例如由多晶硅构成，与外部电极端子连接。0117层间绝缘层28例如由SIO2构成，配置为覆盖栅极绝缘膜26及栅极电极27，将发射极电极29和栅极电极27绝缘。0118发射极电极29例如由铝AL等的金属构成，在俯视的状况下，形状例如具有四角形状，且配置在层间绝缘层28上。发射极电极29与包括N型发射极区域25的内周缘部的表面和P型阱接触区域22的表面在内的接触区域连接。也可隔

41、着NI等的金属薄膜与接触区域连接。0119集电极电极30例如由AL等的金属构成，配置为在基板31的背面侧与外延层21相反的侧整体覆盖基板31的背面。0120为了确保半导体装置的耐压，优选含有P型杂质的护环省略图示配置在外延层21的外周缘部的表面附近。0121因为P型阱区域23具有的P型杂质的浓度与第1实施方式中的P型阱区域3的浓度相同、P型阱扩展区域24具有的P型杂质的浓度与第1实施方式中的P型阱扩展区域4的浓度相同，故省略说明。0122工作原理0123本发明的第3实施方式所涉及的IGBT的工作原理如下所述。0124在发射极电极29施加了负的电压、集电极电极30施加了正的电压的状态下，向栅极电

42、极27施加比发射极电压高的电压。通过该电压施加，从而在栅极电极27下的P型阱扩展区域24的表层部形成有反转层，电子从发射极区域25经由反转层而注入基板31，并且空穴从基板31向外延层21注入。由此，电流从外延层21下的基板31背面所设置的集电极电极30流向发射极区域25的表面所设置的发射极电极29。通过施加于栅极电极27的电压能够控制该电流。0125关于第3实施方式所涉及的半导体装置的制造方法，其形成基板31的方法与第1实施方式中的制造方法不同，因为其他都与第1实施方式相同，故省略了重复的说明。0126根据本发明的第3实施方式所涉及的半导体装置，能够提高耐压性、简化制造工序。0127其他的实施

43、方式0128以上，虽然通过上述的第1至第3实施方式对本发明进行了详细说明，但是对于本技术领域的技术人员来说，本发明并不限定于在本说明书中说明的第1至第3实施方式是显而易见的。本发明只要在不脱离由权利要求书所规定的本发明的宗旨及范围，就能够进行修正及变更来加以实施。因此，本说明书的记载只是为了例示说明，不具有对本发明作任何限制的意思。以下，对变更了上述的第1至第3实施方式的一部分的变更方式进行说明。0129在上述的第1至第3实施方式所涉及的半导体装置中，虽然将第1导电型作为N型、将第2导电型作为P型进行了说明，但也可将第1导电型作为P型、将第2导电型作为N型。在该构成中，得到分别与上述的第1至第

44、3实施方式同样的效果。说明书CN101939843ACN101939846A1/21页12图1图2说明书附图CN101939843ACN101939846A2/21页13图3说明书附图CN101939843ACN101939846A3/21页14图4说明书附图CN101939843ACN101939846A4/21页15图5图6说明书附图CN101939843ACN101939846A5/21页16图7图8说明书附图CN101939843ACN101939846A6/21页17图9说明书附图CN101939843ACN101939846A7/21页18图10说明书附图CN101939843AC

45、N101939846A8/21页19图11说明书附图CN101939843ACN101939846A9/21页20图12说明书附图CN101939843ACN101939846A10/21页21图13说明书附图CN101939843ACN101939846A11/21页22图14说明书附图CN101939843ACN101939846A12/21页23图15说明书附图CN101939843ACN101939846A13/21页24图16说明书附图CN101939843ACN101939846A14/21页25图17说明书附图CN101939843ACN101939846A15/21页26图18说明书附图CN101939843ACN101939846A16/21页27图19说明书附图CN101939843ACN101939846A17/21页28图20说明书附图CN101939843ACN101939846A18/21页29图21说明书附图CN101939843ACN101939846A19/21页30图22说明书附图CN101939843ACN101939846A20/21页31图23图24说明书附图CN101939843ACN101939846A21/21页32图25说明书附图CN101939843A